JPH04247744A - Ａｔｍセル同期方式 - Google Patents
Ａｔｍセル同期方式Info
- Publication number
- JPH04247744A JPH04247744A JP3013104A JP1310491A JPH04247744A JP H04247744 A JPH04247744 A JP H04247744A JP 3013104 A JP3013104 A JP 3013104A JP 1310491 A JP1310491 A JP 1310491A JP H04247744 A JPH04247744 A JP H04247744A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell synchronization
- circuit
- cell
- dummy data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は広帯域ＩＳＤＮ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ
Ｎｅｔｗｏｒｋ）におけるＡＴＭセル同期方式に関し、
特に並列展開数を増加させたＡＴＭセル同期方式に関す
る。
ｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ
Ｎｅｔｗｏｒｋ）におけるＡＴＭセル同期方式に関し、
特に並列展開数を増加させたＡＴＭセル同期方式に関す
る。
【０００２】広帯域ＩＳＤＮは、音声、画像、データ等
、すべての情報を一元的に取り扱い、ディジタル信号で
伝送するものである。現在ＣＣＩＴＴ（国際電信電話諮
問委員会）において議論されているＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓＴｒａｎｓｆｅｒ Ｍｏｄｅ）は、発生
した情報を短く区切り、ヘッダを付加したセルを送出す
るもので、現在主流のＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ） に代わり、将来の伝
送方式として注目されている。ＡＴＭでは、情報が発生
したときのみにセル（パケット）を送出することで、回
線の使用効率が上がり、また、低速から高速まで全ての
速度を一元的に扱うことができる。ＣＣＩＴＴの規格に
よるＡＴＭのセルは、固定長のセル（パケット）であり
、４８オクテットの情報部と、５オクテットのヘッダか
らなる５３オクテットの長さを持つ。
、すべての情報を一元的に取り扱い、ディジタル信号で
伝送するものである。現在ＣＣＩＴＴ（国際電信電話諮
問委員会）において議論されているＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓＴｒａｎｓｆｅｒ Ｍｏｄｅ）は、発生
した情報を短く区切り、ヘッダを付加したセルを送出す
るもので、現在主流のＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ） に代わり、将来の伝
送方式として注目されている。ＡＴＭでは、情報が発生
したときのみにセル（パケット）を送出することで、回
線の使用効率が上がり、また、低速から高速まで全ての
速度を一元的に扱うことができる。ＣＣＩＴＴの規格に
よるＡＴＭのセルは、固定長のセル（パケット）であり
、４８オクテットの情報部と、５オクテットのヘッダか
らなる５３オクテットの長さを持つ。
【０００３】
【従来の技術】このＡＴＭのセルを処理する際に非常に
重要なことはセル同期である。セル同期はセルの先頭を
探すことである。交換機の内部では、通常光ファイバな
どのシリアル転送路から送られてきたデータをｎパラレ
ルに展開して、１／ｎに速度を落としてから処理を行う
。パラレル展開は、４、８、１６などの２のｍ乗（ｍは
正の整数）の幅に展開するのが便利である。ところが、
現在のＣＣＩＴＴの規格のＡＴＭのセル長は、５３オク
テット（４２４ビット）であり、この長さでは、４２４
＝２×２×２×５３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は８である。
重要なことはセル同期である。セル同期はセルの先頭を
探すことである。交換機の内部では、通常光ファイバな
どのシリアル転送路から送られてきたデータをｎパラレ
ルに展開して、１／ｎに速度を落としてから処理を行う
。パラレル展開は、４、８、１６などの２のｍ乗（ｍは
正の整数）の幅に展開するのが便利である。ところが、
現在のＣＣＩＴＴの規格のＡＴＭのセル長は、５３オク
テット（４２４ビット）であり、この長さでは、４２４
＝２×２×２×５３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は８である。
【０００４】現在のデバイス技術では、数百Ｍｂｐｓ（
Ｍｅｇａ ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ ）程度まで
の処理しか行えないため、数Ｇｂｐｓ（Ｇｉｇａ ｂｉ
ｔ ｐｅｒ ｓｅｃｏｎｄ ）や数Ｇｂｐｓという超高
速のＡＴＭ転送を行う際には、もっと大きな並列展開数
とする必要がある。
Ｍｅｇａ ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ ）程度まで
の処理しか行えないため、数Ｇｂｐｓ（Ｇｉｇａ ｂｉ
ｔ ｐｅｒ ｓｅｃｏｎｄ ）や数Ｇｂｐｓという超高
速のＡＴＭ転送を行う際には、もっと大きな並列展開数
とする必要がある。
【０００５】
【発明が解決しようとする課題】しかし、５３オクテッ
トのセル長では、８以上のパラレル展開数は、５３とな
り、この程度の展開数では、クロックの周波数はｆ／５
３となり、ディジタル回路でこのような周波数のクロッ
クを元の周波数から求めることは困難である。また、５
３ビットのデータバスではバス幅が大きくなり過ぎて、
かえってハードウェア量が増加する。これを解決するた
めには、装置内部で伝送路の５３オクテットに例えば１
オクテットを加えて５４オクテット（４３２ビット）で
処理を行う方法が考えられる。４３２ビットは、４３２
＝２×２×２×２×３×３×３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は１６である。また、それ以上の展開数も２と３の組
み合わせで、比較的自由に選べるので、超高速の伝送路
のデータを処理するには非常に有利である。
トのセル長では、８以上のパラレル展開数は、５３とな
り、この程度の展開数では、クロックの周波数はｆ／５
３となり、ディジタル回路でこのような周波数のクロッ
クを元の周波数から求めることは困難である。また、５
３ビットのデータバスではバス幅が大きくなり過ぎて、
かえってハードウェア量が増加する。これを解決するた
めには、装置内部で伝送路の５３オクテットに例えば１
オクテットを加えて５４オクテット（４３２ビット）で
処理を行う方法が考えられる。４３２ビットは、４３２
＝２×２×２×２×３×３×３ であるから、２のｍ乗の幅で最大にとれるパラレル展開
数は１６である。また、それ以上の展開数も２と３の組
み合わせで、比較的自由に選べるので、超高速の伝送路
のデータを処理するには非常に有利である。
【０００６】一方、処理すべきデータに例えば１オクテ
ットのデータを追加することで、セル同期が問題になる
。セル同期とは、送られてきたデータ列からセルの先頭
を検出することである。一般にセル同期は、送信側で固
定形式あるいは、決められた規則で変化するパターン、
すなわち、セル同期パターンをセルの一部に挿入して、
データを送信し、受信側でこのセル同期パターンを検出
している。しかし、追加したデータ（以下ダミーデータ
という）が、セル同期パターンの途中に挿入されると、
セル同期パターンを検出することができなくなる。 また、同期がとれ、パラレル展開した後にこのダミーデ
ータをセルから取り除く必要がある。
ットのデータを追加することで、セル同期が問題になる
。セル同期とは、送られてきたデータ列からセルの先頭
を検出することである。一般にセル同期は、送信側で固
定形式あるいは、決められた規則で変化するパターン、
すなわち、セル同期パターンをセルの一部に挿入して、
データを送信し、受信側でこのセル同期パターンを検出
している。しかし、追加したデータ（以下ダミーデータ
という）が、セル同期パターンの途中に挿入されると、
セル同期パターンを検出することができなくなる。 また、同期がとれ、パラレル展開した後にこのダミーデ
ータをセルから取り除く必要がある。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、ダミーデータを追加して、並列展開数を増加
させたＡＴＭセル同期方式を提供することを目的とする
。本発明の他の目的はセル同期パターン中にダミーデー
タが挿入されても同期をとることのできるＡＴＭセル同
期方式を提供することである。
のであり、ダミーデータを追加して、並列展開数を増加
させたＡＴＭセル同期方式を提供することを目的とする
。本発明の他の目的はセル同期パターン中にダミーデー
タが挿入されても同期をとることのできるＡＴＭセル同
期方式を提供することである。
【０００８】
【課題を解決するための手段】図１は本発明の原理を示
すブロック図である。小さなｑパラレルに変換されたデ
ータＤＴは、ダミーデータ挿入回路４によって、ダミー
データが挿入されて、中間データＤＴＩとなる。パター
ン検出回路５はダミーデータ挿入回路４に接続され、セ
ル同期パターンを検出して検出パルスＳＰＰと、セル同
期パターンのビット位置とダミーデータの挿入ビット位
置検出信号（Ｘ，Ｙ）を出力する。データ整列回路６は
、中間データＤＴＩを検出パルスＳＰＰとビット位置検
出信号（Ｘ，Ｙ）によってセル同期をとり、さらに、挿
入パルスＤＩＰとビット位置検出信号（Ｘ，Ｙ）によっ
て、ダミーデータのビット位置を認識して、ダミーデー
タを取り除き、中間データＤＴＩを所定の並列展開数ｍ
の整列データＤＴＯに整列するように構成している。
すブロック図である。小さなｑパラレルに変換されたデ
ータＤＴは、ダミーデータ挿入回路４によって、ダミー
データが挿入されて、中間データＤＴＩとなる。パター
ン検出回路５はダミーデータ挿入回路４に接続され、セ
ル同期パターンを検出して検出パルスＳＰＰと、セル同
期パターンのビット位置とダミーデータの挿入ビット位
置検出信号（Ｘ，Ｙ）を出力する。データ整列回路６は
、中間データＤＴＩを検出パルスＳＰＰとビット位置検
出信号（Ｘ，Ｙ）によってセル同期をとり、さらに、挿
入パルスＤＩＰとビット位置検出信号（Ｘ，Ｙ）によっ
て、ダミーデータのビット位置を認識して、ダミーデー
タを取り除き、中間データＤＴＩを所定の並列展開数ｍ
の整列データＤＴＯに整列するように構成している。
【０００９】また、パターン検出回路５は中間データＤ
ＴＩの全てのビット位置にセル同期パターンがきても検
出できるように、ｍ個の検出器を有する。さらに、セル
同期パターン中のどのビット位置にダミーデータが挿入
されてもよいように、セル同期パターンのビット数に対
応するｐ個の検出器を設ける。すなわち、ｍ×ｐ個の検
出器から構成される。
ＴＩの全てのビット位置にセル同期パターンがきても検
出できるように、ｍ個の検出器を有する。さらに、セル
同期パターン中のどのビット位置にダミーデータが挿入
されてもよいように、セル同期パターンのビット数に対
応するｐ個の検出器を設ける。すなわち、ｍ×ｐ個の検
出器から構成される。
【００１０】
【作用】ダミーデータ挿入回路４では、ダミーデータを
挿入して、並列展開数を増加させる。これによって、処
理速度を低減して、パターン検出回路５ではセル同期パ
ターンの検出等の処理を低速で行うことができる。さら
に、データ並列回路６ではｍビットの並列展開数のデー
タＤＴＯとして出力するので、データＤＴＯの処理速度
を遅くできる。
挿入して、並列展開数を増加させる。これによって、処
理速度を低減して、パターン検出回路５ではセル同期パ
ターンの検出等の処理を低速で行うことができる。さら
に、データ並列回路６ではｍビットの並列展開数のデー
タＤＴＯとして出力するので、データＤＴＯの処理速度
を遅くできる。
【００１１】ダミーデータ挿入回路４の段階では、セル
同期はとれていないので、挿入されるダミーデータはど
の位置に挿入されるかは分からず任意の位置に挿入され
る。このため、パターン検出回路５では、セル同期パタ
ーンを検出して、検出パルスＳＰＰを出力する。データ
整列回路６は検出パルスＳＰＰとセル同期パターンのビ
ット位置とダミーデータの挿入ビットのビット位置検出
信号（Ｘ，Ｙ）によってセル同期をとる。また、データ
整列回路６はダミーデータ挿入回路４からのダミーデー
タの挿入パルスＤＩＰと、パターン検出回路５からのセ
ル同期パターンを検出した検出器番号（Ｘ，Ｙ）によっ
て、ダミーデータの挿入されたタイミングとビット位置
を認識し、ダミーデータを取り除く。
同期はとれていないので、挿入されるダミーデータはど
の位置に挿入されるかは分からず任意の位置に挿入され
る。このため、パターン検出回路５では、セル同期パタ
ーンを検出して、検出パルスＳＰＰを出力する。データ
整列回路６は検出パルスＳＰＰとセル同期パターンのビ
ット位置とダミーデータの挿入ビットのビット位置検出
信号（Ｘ，Ｙ）によってセル同期をとる。また、データ
整列回路６はダミーデータ挿入回路４からのダミーデー
タの挿入パルスＤＩＰと、パターン検出回路５からのセ
ル同期パターンを検出した検出器番号（Ｘ，Ｙ）によっ
て、ダミーデータの挿入されたタイミングとビット位置
を認識し、ダミーデータを取り除く。
【００１２】また、パターン検出回路５は中間データＤ
ＩＰのどの位置にセル同期パターンがきても検出できる
ように、ｍ個の検出器を設けている。さらに、セル同期
パターンのどのビット位置にダミーデータが挿入されて
も検出できるように、各セル同期パターンの検出器はセ
ル同期パターンのビット数（ｐ）に対応して、ｍ×ｐ個
の検出器を有する。これによって、確実にセル同期パタ
ーンを検出できる。
ＩＰのどの位置にセル同期パターンがきても検出できる
ように、ｍ個の検出器を設けている。さらに、セル同期
パターンのどのビット位置にダミーデータが挿入されて
も検出できるように、各セル同期パターンの検出器はセ
ル同期パターンのビット数（ｐ）に対応して、ｍ×ｐ個
の検出器を有する。これによって、確実にセル同期パタ
ーンを検出できる。
【００１３】これによって、データ整列回路６はセル同
期をとり、ダミーデータを取り除き、所要のパラレル展
開数ｍを有する整列データＤＴＯを得ることができる。
期をとり、ダミーデータを取り除き、所要のパラレル展
開数ｍを有する整列データＤＴＯを得ることができる。
【００１４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は本発明の一実施例のブロック図である。 光伝送路１からシリアルな光信号としてデータが送られ
てくる。光伝送路１には光ファイバーが使用され、デー
タ伝送速度は数Ｇｂｐｓ（Ｇｉｇａ ｂｉｔ ｐｅｒ
ｓｅｃｏｎｄ ）〜数１０Ｇｂｐｓである。光電気変換
回路２では、光信号を電気信号に変換して、データ信号
ＤＴとして出力する。 また、電気信号からクロック信号ＣＬを生成する。ここ
では、クロックの周波数をｆとする。光電気変換回路２
はこのクロック信号ＣＬ、データ信号ＤＴを直並列変換
回路３に送る。直並列変換回路３はデータ信号ＤＴをｑ
バイトの並列信号に変換して、ダミーデータ挿入回路４
に送る。従って、ダミーデータ挿入回路４の処理周波数
はｆ／ｑとなる。理論的にはダミーデータの挿入後に直
並列変換を行ってもよいが、ダミーデータの挿入処理の
速度を低くできるように、処理周波数をｆ／ｑに低減し
ている。ここではｑは８とする。
明する。図２は本発明の一実施例のブロック図である。 光伝送路１からシリアルな光信号としてデータが送られ
てくる。光伝送路１には光ファイバーが使用され、デー
タ伝送速度は数Ｇｂｐｓ（Ｇｉｇａ ｂｉｔ ｐｅｒ
ｓｅｃｏｎｄ ）〜数１０Ｇｂｐｓである。光電気変換
回路２では、光信号を電気信号に変換して、データ信号
ＤＴとして出力する。 また、電気信号からクロック信号ＣＬを生成する。ここ
では、クロックの周波数をｆとする。光電気変換回路２
はこのクロック信号ＣＬ、データ信号ＤＴを直並列変換
回路３に送る。直並列変換回路３はデータ信号ＤＴをｑ
バイトの並列信号に変換して、ダミーデータ挿入回路４
に送る。従って、ダミーデータ挿入回路４の処理周波数
はｆ／ｑとなる。理論的にはダミーデータの挿入後に直
並列変換を行ってもよいが、ダミーデータの挿入処理の
速度を低くできるように、処理周波数をｆ／ｑに低減し
ている。ここではｑは８とする。
【００１５】ダミーデータ挿入回路４は８ビットの並列
データに変換されたデータにダミーデータを挿入する。 ダミーデータの挿入によって、データはパラレル展開数
を増加させることができる。ここでは、セルを５３オク
テットとして、１オクテットのダミーデータを挿入する
ことにより、データを５４オクテットとし、パラレル展
開数ｍを１６までとるようにする。ダミーデータ挿入回
路４は、データにダミーデータを追加して、中間データ
ＤＴＩをデータバス７に出力する。データバス７は（２
ｍ−１＋８）ビット、すなわち３９ビットである。ここ
で（２ｍ−１）はデータであり、８はダミーデータが挿
入されるためである。また、ダミーデータを挿入したタ
イミングを示す、挿入パルスＤＩＰをデータ整列回路６
に送る。なお、データ信号ＤＴはセル同期はとれていな
いので、ダミーデータはどの位置に挿入されるか決まっ
ていない。すなわち、セル同期パターンの途中に挿入さ
れる場合もある。
データに変換されたデータにダミーデータを挿入する。 ダミーデータの挿入によって、データはパラレル展開数
を増加させることができる。ここでは、セルを５３オク
テットとして、１オクテットのダミーデータを挿入する
ことにより、データを５４オクテットとし、パラレル展
開数ｍを１６までとるようにする。ダミーデータ挿入回
路４は、データにダミーデータを追加して、中間データ
ＤＴＩをデータバス７に出力する。データバス７は（２
ｍ−１＋８）ビット、すなわち３９ビットである。ここ
で（２ｍ−１）はデータであり、８はダミーデータが挿
入されるためである。また、ダミーデータを挿入したタ
イミングを示す、挿入パルスＤＩＰをデータ整列回路６
に送る。なお、データ信号ＤＴはセル同期はとれていな
いので、ダミーデータはどの位置に挿入されるか決まっ
ていない。すなわち、セル同期パターンの途中に挿入さ
れる場合もある。
【００１６】一方、ダミーデータ挿入回路４に接続され
たデータバス７のうちの（２ｍ−１）ビット、すなわち
、３１ビットのデータバス７ａにパターン検出回路５が
接続される。パターン検出回路５は、パラレル展開数を
増加させるために挿入されたダミーデータがセル同期パ
ターンの途中に挿入されても、セル同期パターンを検出
できるように構成されている。パターン検出回路５の詳
細については後述する。また、パターン検出回路５はセ
ル同期パターンを検出したときに、検出タイミングを示
す検出パルスＳＰＰを出力する。また、データを必要な
パラレル展開数ｍに整列するときに、どの検出器がセル
同期パターンを検出したかを示すビット位置検出信号（
Ｘ，Ｙ）をデータ整列回路６に出力する。
たデータバス７のうちの（２ｍ−１）ビット、すなわち
、３１ビットのデータバス７ａにパターン検出回路５が
接続される。パターン検出回路５は、パラレル展開数を
増加させるために挿入されたダミーデータがセル同期パ
ターンの途中に挿入されても、セル同期パターンを検出
できるように構成されている。パターン検出回路５の詳
細については後述する。また、パターン検出回路５はセ
ル同期パターンを検出したときに、検出タイミングを示
す検出パルスＳＰＰを出力する。また、データを必要な
パラレル展開数ｍに整列するときに、どの検出器がセル
同期パターンを検出したかを示すビット位置検出信号（
Ｘ，Ｙ）をデータ整列回路６に出力する。
【００１７】データ整列回路６は３９ビットの中間デー
タＤＴＩをｍビットの整列データＤＴＯに整列してデー
タバス８に出力する。このとき、検出パルスＳＰＰによ
ってセル同期パターンのタイミングを認識し、検出器番
号（Ｘ，Ｙ）によってセル同期パターンがデータバス７
のどのビット位置にあるかを認識する。これによって、
出力データＤＴＯの同期をとる。すなわち、セルの先頭
をデータバス８のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃ
ａｎｔ Ｂｉｔ）に合わせる。また、挿入パルスＤＩＰ
及び検出器番号（Ｘ，Ｙ）によって、ダミーデータの挿
入タイミングとビット位置を認識し、ダミーデータを取
り除く。これによって、パラレル展開数ｍビット、すな
わち１６ビットの整列データＤＴＯを得ることができる
。この結果、出力データＤＴＯの処理の周波数はｆ／１
６となり、ダミーデータを挿入しない場合に比べて処理
速度を低減することができる。
タＤＴＩをｍビットの整列データＤＴＯに整列してデー
タバス８に出力する。このとき、検出パルスＳＰＰによ
ってセル同期パターンのタイミングを認識し、検出器番
号（Ｘ，Ｙ）によってセル同期パターンがデータバス７
のどのビット位置にあるかを認識する。これによって、
出力データＤＴＯの同期をとる。すなわち、セルの先頭
をデータバス８のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃ
ａｎｔ Ｂｉｔ）に合わせる。また、挿入パルスＤＩＰ
及び検出器番号（Ｘ，Ｙ）によって、ダミーデータの挿
入タイミングとビット位置を認識し、ダミーデータを取
り除く。これによって、パラレル展開数ｍビット、すな
わち１６ビットの整列データＤＴＯを得ることができる
。この結果、出力データＤＴＯの処理の周波数はｆ／１
６となり、ダミーデータを挿入しない場合に比べて処理
速度を低減することができる。
【００１８】次に、パターン検出回路５の構成について
述べる。図３はパターン検出回路５の概略構成図である
。パターン検出回路５はデータバス７ａに接続される（
ｍ×８）個の検出器Ｄ（１，１）〜Ｄ（ｍ，８）と、セ
ル同期パターンを出力するパターン回路１２から構成さ
れる。ここで、ｍは先に述べたようにデータ整列回路６
の出力ビット数である。図３ではセル同期パターンは説
明を簡単にするために固定パターンとする。パターン回
路１２にはセル同期パターンＰが予め設定されており、
このセル同期パターンＰを各検出器に送る。検出器はバ
ス７ａ（３１ビット）のどの位置にセル同期パターンが
現れても検出できるように、ｍ（１６）個が設けられる
。バス７ａは低速処理のため３１（２ｍ−１）のビット
に展開されているが、パターンが繰り返されるために１
６個の検出器、すなわち１６ビットのシフトでパターン
が検出できるからである。その詳細は後述の図６に関す
る説明の所で述べる。さらに、各ｍ個のパターンに対し
て、８ビットのダミーデータがセル同期パターンの途中
に挿入されても、セル同期パターンが検出できるように
、各ｍ個のパターンに対して８個の検出器を設ける。こ
れは、セル同期パターンが８ビットであるからである。 各検出器の検出ビットの詳細については後述する。すな
わち、合計ｍ×８個の検出器Ｄ（１，１）〜Ｄ（ｍ，８
）を設ける。ここでは、ｍ＝１６であるので、１２８個
の検出器Ｄ（１，１）〜Ｄ（１６，８）が必要になる。 そこで、セル同期パターンがデータバス７ａのＸビット
目にあり、ダミーデータがセル同期パターンのＹビット
目に挿入されたときにセル同期パターンを検出する検出
器をＤ（Ｘ，Ｙ）とする。ただし、Ｘ＝１〜１６、Ｙ＝
１〜８である。例えば、検出器Ｄ（１，１）はデータバ
ス７ａの１ビット目から８ビット目に接続され、ダミー
データがセル同期パターンの途中に挿入されていないと
きにセル同期パターンを検出する。また、検出器Ｄ（１
，２）はバス７ａの１ビットと、１０ビット〜１６ビッ
トに接続され、セル同期パターンがバス７ａの１ビット
目から現れ、ダミーデータがセル同期パターンの２ビッ
ト目に挿入されたときのセル同期パターンを検出する。 そして、セル同期パターンを検出した検出器はその検出
器番号（Ｘ，Ｙ）、すなわちビット位置検出信号を出力
する。このビット位置検出信号（Ｘ，Ｙ）によって、セ
ル同期パターンとダミーデータのビット位置が分かる。 また、セル同期パターンの検出タイミングを示す検出パ
ルスＳＰＰを出力する。
述べる。図３はパターン検出回路５の概略構成図である
。パターン検出回路５はデータバス７ａに接続される（
ｍ×８）個の検出器Ｄ（１，１）〜Ｄ（ｍ，８）と、セ
ル同期パターンを出力するパターン回路１２から構成さ
れる。ここで、ｍは先に述べたようにデータ整列回路６
の出力ビット数である。図３ではセル同期パターンは説
明を簡単にするために固定パターンとする。パターン回
路１２にはセル同期パターンＰが予め設定されており、
このセル同期パターンＰを各検出器に送る。検出器はバ
ス７ａ（３１ビット）のどの位置にセル同期パターンが
現れても検出できるように、ｍ（１６）個が設けられる
。バス７ａは低速処理のため３１（２ｍ−１）のビット
に展開されているが、パターンが繰り返されるために１
６個の検出器、すなわち１６ビットのシフトでパターン
が検出できるからである。その詳細は後述の図６に関す
る説明の所で述べる。さらに、各ｍ個のパターンに対し
て、８ビットのダミーデータがセル同期パターンの途中
に挿入されても、セル同期パターンが検出できるように
、各ｍ個のパターンに対して８個の検出器を設ける。こ
れは、セル同期パターンが８ビットであるからである。 各検出器の検出ビットの詳細については後述する。すな
わち、合計ｍ×８個の検出器Ｄ（１，１）〜Ｄ（ｍ，８
）を設ける。ここでは、ｍ＝１６であるので、１２８個
の検出器Ｄ（１，１）〜Ｄ（１６，８）が必要になる。 そこで、セル同期パターンがデータバス７ａのＸビット
目にあり、ダミーデータがセル同期パターンのＹビット
目に挿入されたときにセル同期パターンを検出する検出
器をＤ（Ｘ，Ｙ）とする。ただし、Ｘ＝１〜１６、Ｙ＝
１〜８である。例えば、検出器Ｄ（１，１）はデータバ
ス７ａの１ビット目から８ビット目に接続され、ダミー
データがセル同期パターンの途中に挿入されていないと
きにセル同期パターンを検出する。また、検出器Ｄ（１
，２）はバス７ａの１ビットと、１０ビット〜１６ビッ
トに接続され、セル同期パターンがバス７ａの１ビット
目から現れ、ダミーデータがセル同期パターンの２ビッ
ト目に挿入されたときのセル同期パターンを検出する。 そして、セル同期パターンを検出した検出器はその検出
器番号（Ｘ，Ｙ）、すなわちビット位置検出信号を出力
する。このビット位置検出信号（Ｘ，Ｙ）によって、セ
ル同期パターンとダミーデータのビット位置が分かる。 また、セル同期パターンの検出タイミングを示す検出パ
ルスＳＰＰを出力する。
【００１９】図４は個々の検出器が検出する検出ビット
を示す図である。Ｄ（Ｘ，Ｙ）は図２と同じように検出
器の検出器番号を示す。またデータバス７ａは先に説明
したように３１ビットである。各検出器の横線は検出器
が検出するデータバス７ａ上の検出ビットであり、同時
に各検出器がデータバス７ａに接続されるビットでもあ
る。例えば、検出器Ｄ（１，１）はデータバス７ａの１
ビット目から８ビット目に接続され、セル同期パターン
がデータバス７の第１ビット目から８ビット目までに現
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はデータバス７ａの１ビットと、１０
ビット〜１６ビットに接続され、セル同期パターンがバ
ス７ａの１ビット目から現れ、ダミーデータがセル同期
パターンの２ビット目に挿入されたときのセル同期パタ
ーンを検出する。検出器がセル同期パターンを検出して
も、たまたまデータが一致したかもしれないため、１セ
ルの整数倍の時間待って、再びセル同期パターンが存在
するか確認する。ここで、再びセル同期パターンが検出
されたら、正しいセル同期がとれたものと判断して同期
確立信号を出力する。これを同期保護と称する。
を示す図である。Ｄ（Ｘ，Ｙ）は図２と同じように検出
器の検出器番号を示す。またデータバス７ａは先に説明
したように３１ビットである。各検出器の横線は検出器
が検出するデータバス７ａ上の検出ビットであり、同時
に各検出器がデータバス７ａに接続されるビットでもあ
る。例えば、検出器Ｄ（１，１）はデータバス７ａの１
ビット目から８ビット目に接続され、セル同期パターン
がデータバス７の第１ビット目から８ビット目までに現
れ、ダミーデータがセル同期パターンの途中に挿入され
ていないときにセル同期パターンを検出する。また、検
出器Ｄ（１，２）はデータバス７ａの１ビットと、１０
ビット〜１６ビットに接続され、セル同期パターンがバ
ス７ａの１ビット目から現れ、ダミーデータがセル同期
パターンの２ビット目に挿入されたときのセル同期パタ
ーンを検出する。検出器がセル同期パターンを検出して
も、たまたまデータが一致したかもしれないため、１セ
ルの整数倍の時間待って、再びセル同期パターンが存在
するか確認する。ここで、再びセル同期パターンが検出
されたら、正しいセル同期がとれたものと判断して同期
確立信号を出力する。これを同期保護と称する。
【００２０】上記の説明では、セル同期パターンは固定
パターンとしたが、その他の規則的に変化するパターン
を使用することもできる。図５はＣＣＩＴＴで規定され
ているセルの構成を示す図である。セルは５オクテット
のヘッダ２１と４８オクテットの情報２３から構成され
ている。ヘッダ２１の第５オクテットに１オクテットか
ら４オクテットまでの誤り検出用のＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｃｙ Ｃｈｅｃｋ）データ２２があ
る。このＣＲＣデータ２２をセル同期パターンとして使
用することもできる。すなわち、それぞれの検出器にお
いてＣＲＣ演算を行なうことにより、ＣＲＣデータをセ
ル同期パターンとして使用することもできる。
パターンとしたが、その他の規則的に変化するパターン
を使用することもできる。図５はＣＣＩＴＴで規定され
ているセルの構成を示す図である。セルは５オクテット
のヘッダ２１と４８オクテットの情報２３から構成され
ている。ヘッダ２１の第５オクテットに１オクテットか
ら４オクテットまでの誤り検出用のＣＲＣ（Ｃｙｃｌｉ
ｃ Ｒｅｄｕｎｄａｃｙ Ｃｈｅｃｋ）データ２２があ
る。このＣＲＣデータ２２をセル同期パターンとして使
用することもできる。すなわち、それぞれの検出器にお
いてＣＲＣ演算を行なうことにより、ＣＲＣデータをセ
ル同期パターンとして使用することもできる。
【００２１】次に、データ整列回路６の動作の詳細につ
いて説明する。データ整列回路６はバレルシフタ回路等
の専用ハードウェア回路として構成され、２つの機能を
有する。第１の機能はセル同期パターンを検出して、セ
ルの先頭をデータバス８のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎ
ｉｆｉｃａｎｔ ｂｉｔ）またはＬＳＢ（Ｌｅａｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） に合わせる機能で
ある。ここでは、セルの先頭をＭＳＢに合わせる。 第２の機能は挿入されたダミーデータ（８ビット）を除
去する機能である。セル同期が確立したとき、すなわち
パターン検出回路５がセル同期パターンを検出すると、
検出したクロックタイミングを示す検出パルスＳＰＰを
出力する。この検出パルスＳＰＰによって、データ整列
回路６はセルの先頭のタイミングを認識できる。さらに
ビット位置検出信号（Ｘ，Ｙ）によって、データバス７
のどのビットにセル同期パターンがあるかを認識できる
。これらによって、セルの先頭をデータバス８のＭＳＢ
に合わせることができる。すなわち第１の機能が実現さ
れる。また、ダミーデータ挿入回路４によって、ダミー
データを挿入したときの挿入パルスＤＩＰと、パターン
検出回路５内のセル同期パターンを検出した検出器のビ
ット位置検出信号（Ｘ，Ｙ）によって、ダミーデータの
挿入されたタイミングとビット位置を認識でき、ダミー
データを取り除くことができる。
いて説明する。データ整列回路６はバレルシフタ回路等
の専用ハードウェア回路として構成され、２つの機能を
有する。第１の機能はセル同期パターンを検出して、セ
ルの先頭をデータバス８のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎ
ｉｆｉｃａｎｔ ｂｉｔ）またはＬＳＢ（Ｌｅａｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） に合わせる機能で
ある。ここでは、セルの先頭をＭＳＢに合わせる。 第２の機能は挿入されたダミーデータ（８ビット）を除
去する機能である。セル同期が確立したとき、すなわち
パターン検出回路５がセル同期パターンを検出すると、
検出したクロックタイミングを示す検出パルスＳＰＰを
出力する。この検出パルスＳＰＰによって、データ整列
回路６はセルの先頭のタイミングを認識できる。さらに
ビット位置検出信号（Ｘ，Ｙ）によって、データバス７
のどのビットにセル同期パターンがあるかを認識できる
。これらによって、セルの先頭をデータバス８のＭＳＢ
に合わせることができる。すなわち第１の機能が実現さ
れる。また、ダミーデータ挿入回路４によって、ダミー
データを挿入したときの挿入パルスＤＩＰと、パターン
検出回路５内のセル同期パターンを検出した検出器のビ
ット位置検出信号（Ｘ，Ｙ）によって、ダミーデータの
挿入されたタイミングとビット位置を認識でき、ダミー
データを取り除くことができる。
【００２２】データ整列回路６は図１に示すように、３
９（２ｍ−１＋８＝３９）ビットのデータバス７からの
中間データＤＴＩを１６ビットの出力に整列して整列デ
ータＤＴＯとしてデータバス８に出力する。データ整列
回路６はｆ／ｍ（ｂｐｓ）で動作する。パターン検出回
路５の検出器Ｄ（１，Ｙ）がセル同期パターン、すなわ
ちセルの先頭を検出したときは、入力データの１ビット
目からｍビット目を選択する。また、検出器Ｄ（２，Ｙ
）がセル先頭を検出したら、データバス７の２ビット目
から（ｍ＋１）ビット目を選択する。このようにして、
セル同期をとる。すなわち、データの先頭をデータバス
８の先頭に合わせる。ただし、これはダミーデータがな
い場合である。
９（２ｍ−１＋８＝３９）ビットのデータバス７からの
中間データＤＴＩを１６ビットの出力に整列して整列デ
ータＤＴＯとしてデータバス８に出力する。データ整列
回路６はｆ／ｍ（ｂｐｓ）で動作する。パターン検出回
路５の検出器Ｄ（１，Ｙ）がセル同期パターン、すなわ
ちセルの先頭を検出したときは、入力データの１ビット
目からｍビット目を選択する。また、検出器Ｄ（２，Ｙ
）がセル先頭を検出したら、データバス７の２ビット目
から（ｍ＋１）ビット目を選択する。このようにして、
セル同期をとる。すなわち、データの先頭をデータバス
８の先頭に合わせる。ただし、これはダミーデータがな
い場合である。
【００２３】ダミーデータが挿入されたタイミングはダ
ミーデータ挿入回路４からの挿入パルスＤＩＰによって
データ整列回路６に知らされる。従って、ダミーデータ
が挿入されたタイミングでは、（Ｘ〜Ｘ＋Ｙ−２）ビッ
トと、（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビ
ットを選択する。ただし、Ｙ＝１のときはＹ＝９と置き
換える。さらに、ダミーデータが挿入された以降のタイ
ミングでは、（Ｘ＋８〜Ｘ＋８＋ｍ−１）ビットを選択
して、データバス８に出力する。勿論、Ｘ及びＹはパタ
ーン検出回路５からのビット位置検出信号（Ｘ，Ｙ）に
よって得られる。
ミーデータ挿入回路４からの挿入パルスＤＩＰによって
データ整列回路６に知らされる。従って、ダミーデータ
が挿入されたタイミングでは、（Ｘ〜Ｘ＋Ｙ−２）ビッ
トと、（Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビ
ットを選択する。ただし、Ｙ＝１のときはＹ＝９と置き
換える。さらに、ダミーデータが挿入された以降のタイ
ミングでは、（Ｘ＋８〜Ｘ＋８＋ｍ−１）ビットを選択
して、データバス８に出力する。勿論、Ｘ及びＹはパタ
ーン検出回路５からのビット位置検出信号（Ｘ，Ｙ）に
よって得られる。
【００２４】図６はデータ整列回路６のデータ整列動作
を説明するための図である。ここでは、中間データＤＴ
Ｉはデータバス７からの入力であり、データバス７のビ
ット数は先に説明したように３９（２ｍ−１＋８＝３９
）ビットである。また、整列データＤＴＯはデータバス
８への出力であり、データバス８は１６（ｍ＝１６）ビ
ットである。さらに、中間データＤＴＩ及び整列データ
ＤＴＯの各数値はセルの先頭からのオクテット（バイト
）番号を示している。すなわち、１はセルの先頭のオク
テット、２は２番目のオクテットである。図５では、セ
ル同期パターンはデータバス７の９ビット目で検出でき
たものとする。このときの検出器Ｄ（Ｘ，Ｙ）はＤ（９
，１）であり、このタイミングで検出パルスＳＰＰがパ
ターン検出回路５から、データ整列回路６に送られる。 また、ダミーデータＤＤは（図５では斜線で示す）、セ
ルの先頭から４クロック目のタイミングで、１７〜２４
ビット目に挿入されたものとする。
を説明するための図である。ここでは、中間データＤＴ
Ｉはデータバス７からの入力であり、データバス７のビ
ット数は先に説明したように３９（２ｍ−１＋８＝３９
）ビットである。また、整列データＤＴＯはデータバス
８への出力であり、データバス８は１６（ｍ＝１６）ビ
ットである。さらに、中間データＤＴＩ及び整列データ
ＤＴＯの各数値はセルの先頭からのオクテット（バイト
）番号を示している。すなわち、１はセルの先頭のオク
テット、２は２番目のオクテットである。図５では、セ
ル同期パターンはデータバス７の９ビット目で検出でき
たものとする。このときの検出器Ｄ（Ｘ，Ｙ）はＤ（９
，１）であり、このタイミングで検出パルスＳＰＰがパ
ターン検出回路５から、データ整列回路６に送られる。 また、ダミーデータＤＤは（図５では斜線で示す）、セ
ルの先頭から４クロック目のタイミングで、１７〜２４
ビット目に挿入されたものとする。
【００２５】これらの信号によって、データ整列回路６
は、第１番目クロックから第３番目のクロックのタイミ
ングまでは、データバス７の（Ｘ〜Ｘ＋ｍ−１）、すな
わち９〜２４ビット目を整列データＤＴＯとして出力す
る。次に第４クロック目では、ダミーデータの挿入パル
スＤＩＰがあるので、（Ｘ〜Ｘ＋Ｙ−２）ビットと、（
Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビットを選
択する。すなわち、（９〜１６）ビットと、（２５〜３
２）ビットを選択する。ただし、先に説明したように、
Ｙ＝１であるので、Ｙ＝９として計算する。この結果、
第１〜第３クロック目のタイミングではセルのデータ１
、２番目、３、４番目、５、６番目のオクテットが選択
されていく。また、第４クロックでは、セルの７番目の
オクテットが選択され、ダミーデータが無視され、次に
セルの８番目のオクテットが選択される。さらに、第５
クロック以降では、セルの９、１０番目のオクテットが
選択される。このようにして、１６ビットに整列された
整列データＤＴＯが得られる。また、ダミーデータが取
り除かれ、５４オクテット目に置かれる。このように、
ダミーデータを挿入して、パラレル展開数を増加したデ
ータを得ることができ、さらにダミーデータがセル同期
パターン中に挿入されても簡単に取り除くことができる
。
は、第１番目クロックから第３番目のクロックのタイミ
ングまでは、データバス７の（Ｘ〜Ｘ＋ｍ−１）、すな
わち９〜２４ビット目を整列データＤＴＯとして出力す
る。次に第４クロック目では、ダミーデータの挿入パル
スＤＩＰがあるので、（Ｘ〜Ｘ＋Ｙ−２）ビットと、（
Ｘ＋Ｙ−２＋８〜Ｘ＋Ｙ−２＋８＋ｍ−１）ビットを選
択する。すなわち、（９〜１６）ビットと、（２５〜３
２）ビットを選択する。ただし、先に説明したように、
Ｙ＝１であるので、Ｙ＝９として計算する。この結果、
第１〜第３クロック目のタイミングではセルのデータ１
、２番目、３、４番目、５、６番目のオクテットが選択
されていく。また、第４クロックでは、セルの７番目の
オクテットが選択され、ダミーデータが無視され、次に
セルの８番目のオクテットが選択される。さらに、第５
クロック以降では、セルの９、１０番目のオクテットが
選択される。このようにして、１６ビットに整列された
整列データＤＴＯが得られる。また、ダミーデータが取
り除かれ、５４オクテット目に置かれる。このように、
ダミーデータを挿入して、パラレル展開数を増加したデ
ータを得ることができ、さらにダミーデータがセル同期
パターン中に挿入されても簡単に取り除くことができる
。
【００２６】上記の説明では、セルは５３オクテット、
パラレル展開数は１６、ダミーデータは８ビットとした
が、これらの数値はＣＣＩＴＴ準拠の一例であり、セル
の大きさ、必要とするパラレル展開数に応じてこれらの
数値を選択することができる。
パラレル展開数は１６、ダミーデータは８ビットとした
が、これらの数値はＣＣＩＴＴ準拠の一例であり、セル
の大きさ、必要とするパラレル展開数に応じてこれらの
数値を選択することができる。
【００２７】
【発明の効果】以上説明したように、本発明ではセルに
ダミーデータを追加して、パラレル展開数を増加させ、
パラレル展開数の大きなデータに簡単に変換することが
でき、より低速の処理装置で超高速のＡＴＭ通信データ
を処理することができる。特に、ダミーデータがセル同
期パターンの途中に挿入されても、セル同期パターンを
検出できる。
ダミーデータを追加して、パラレル展開数を増加させ、
パラレル展開数の大きなデータに簡単に変換することが
でき、より低速の処理装置で超高速のＡＴＭ通信データ
を処理することができる。特に、ダミーデータがセル同
期パターンの途中に挿入されても、セル同期パターンを
検出できる。
【００２８】
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック図である。
【図３】パターン検出回路の概略構成図である。
【図４】個々の検出器が検出する検出ビットを示す図で
ある。
ある。
【図５】ＣＣＩＴＴで規定されているセルの構成を示す
図である。
図である。
【図６】データ整列回路のデータ整列動作を説明するた
めの図である。
めの図である。
１ 光伝送路
２ 光電気変換回路
３ 直並列変換回路
４ ダミーデータ挿入回路
５ パターン検出回路
６ データ整列回路
７ データバス
８ データバス
Claims (3)
- 【請求項１】 超高速のＡＴＭ（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ ｔｒａｎｓｆｅｒ Ｍｏｄｅ） 伝送における
ＡＴＭセル同期方式において、シリアル伝送路から受信
されたデータを並列展開する際に、ダミーデータを挿入
した中間データ（ＤＴＩ）を出力し、かつ前記ダミーデ
ータの挿入パルス（ＤＩＰ）を出力するダミーデータ挿
入回路（４）と、前記ダミーデータ挿入回路に接続され
、セル同期パターンの挿入タイミングを検出して、検出
パルス（ＳＰＰ）を出力し、前記セル同期パターンのビ
ット位置と、前記ダミーデータの挿入ビット位置のビッ
ト位置検出信号（Ｘ，Ｙ）を出力するパターン検出回路
（５）と、前記ダミーデータ挿入回路（４）及び前記パ
ターン検出回路（５）に接続され、前記中間データ（Ｄ
ＴＩ）を前記検出パルス（ＳＰＰ）及び前記ビット位置
検出信号（Ｘ，Ｙ）によってセル同期をとり、前記挿入
パルス（ＤＩＰ）及び前記ビット位置検出信号（Ｘ，Ｙ
）によって、ダミーデータを取り除き、前記中間データ
（ＤＴＩ）を所定の並列展開数（ｍ）の整列データ（Ｄ
ＴＯ）に整列するデータ整列回路（６）と、を有するこ
とを特徴とするＡＴＭセル同期方式。 - 【請求項２】 前記パターン検出回路（５）は、前記
中間データ（ＤＴＩ）の全てのビット位置に対応する数
（ｍ）と、さらに前記ビット位置毎に、前記ダミーデー
タが前記セル同期パターンのどのビット位置（ｐ）に挿
入されても検出できるように、ｍ×ｐ個の検出器から構
成されていることを特徴とする請求項１記載のＡＴＭセ
ル同期方式。 - 【請求項３】 前記ダミーデータ挿入回路（４）の前
に、前記データを前記所定の並列展開数（ｍ）より小さ
い並列展開数（ｑ）に並列展開するための直並列変換回
路（３）を設けたことを特徴とする請求項１記載のＡＴ
Ｍセル同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013104A JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013104A JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04247744A true JPH04247744A (ja) | 1992-09-03 |
| JP2879981B2 JP2879981B2 (ja) | 1999-04-05 |
Family
ID=11823846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013104A Expired - Fee Related JP2879981B2 (ja) | 1991-02-04 | 1991-02-04 | Ａｔｍセル同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879981B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19809190C2 (de) * | 1997-03-05 | 2000-08-17 | Nec Corp | ATM-Zellsynchronisationsschaltung |
| US7046673B2 (en) | 1995-01-31 | 2006-05-16 | Marconi Intellectual Property (Ringfence), Inc. | Method and apparatus for manipulating an ATM cell |
-
1991
- 1991-02-04 JP JP3013104A patent/JP2879981B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046673B2 (en) | 1995-01-31 | 2006-05-16 | Marconi Intellectual Property (Ringfence), Inc. | Method and apparatus for manipulating an ATM cell |
| DE19809190C2 (de) * | 1997-03-05 | 2000-08-17 | Nec Corp | ATM-Zellsynchronisationsschaltung |
| US6160822A (en) * | 1997-03-05 | 2000-12-12 | Nec Corporation | ATM cell synchronization circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2879981B2 (ja) | 1999-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6775300B2 (en) | Clock distribution in a communications network | |
| JP2655547B2 (ja) | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 | |
| US5568486A (en) | Integrated user network interface device | |
| US7940808B2 (en) | Communications system with symmetrical interfaces and associated methods | |
| JP2948464B2 (ja) | 非同期転送モード（ａｔｍ）ペイロード同期装置 | |
| JP3246872B2 (ja) | バイト整列およびフレーム同期装置 | |
| US6256326B1 (en) | Pseudo-synchronization prevention method in SDH transmission mode, pseudo-synchronization preventing SDH transmission system, and transmitter-receiver in pseudo-synchronization preventing SDH transmission system | |
| US6578153B1 (en) | System and method for communications link calibration using a training packet | |
| US6400291B1 (en) | Multiple time domain serial-to-parallel converter | |
| US7633971B1 (en) | Method and system for transport of packet-based datastreams over frame-based transport systems employing physically diverse transmission channels | |
| WO2000036797A1 (en) | Communications system and associated deskewing methods | |
| US6675327B1 (en) | Communications system including lower rate parallel electronics with skew compensation and associated methods | |
| JP3131863B2 (ja) | データ速度変換装置 | |
| JP2879981B2 (ja) | Ａｔｍセル同期方式 | |
| US7206945B2 (en) | Parallel distributed sample descrambling apparatus of passive optical network and method thereof | |
| JPH0879211A (ja) | ディジタル通信装置 | |
| US6909727B1 (en) | Communications system and associated methods with out-of-band control | |
| JP2003032259A (ja) | ギガビットイーサネット多重装置 | |
| JP3307893B2 (ja) | 光加入者回線終端装置の光アクセス切替えシステム及び方法。 | |
| EP1365547B1 (en) | Point-to-multipoint telecommunication system with downstream frame structure | |
| JPH0423540A (ja) | Ａｔｍネットワークにおけるセルエラー訂正方式 | |
| JP3070755B2 (ja) | 伝送回路 | |
| KR19980020862A (ko) | 비동기 전송모드(atm) 셀 기반 전송방식의 프레임 동기장치 | |
| KR960001058B1 (ko) | 에이.티.엠 셀 어셈블러와 32-비트 단위 통신모듈과의 인터페이스 장치 | |
| JPH0319445A (ja) | セル同期制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |
|
| LAPS | Cancellation because of no payment of annual fees |