JPH0424797B2 - - Google Patents
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- JPH0424797B2 JPH0424797B2 JP56169409A JP16940981A JPH0424797B2 JP H0424797 B2 JPH0424797 B2 JP H0424797B2 JP 56169409 A JP56169409 A JP 56169409A JP 16940981 A JP16940981 A JP 16940981A JP H0424797 B2 JPH0424797 B2 JP H0424797B2
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- JP
- Japan
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- voltage
- memory cell
- drain
- random access
- substrate
- Prior art date
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、デジタルメモリに関し、より特定
的には、ダイナミツクランダムアクセス半導体メ
モリ（すなわち、ダイナミツクRAM）に関す
る。基本的には、ダイナミツクRAM内の各メモ
リセルは、１個のトランジスタおよび１個のコン
デンサを備える。コンデンサは、「１」または
「０」を表わす電荷を蓄積するように動作し、他
方、トランジスタは、選択的に、コンデンサ内に
電荷を書き込み、かつコンデンサから電荷を読み
取るための手段として動作する。このように、こ
のトランジスタは、一般的には、トランスフアー
ゲートとよばれるものである。
的には、ダイナミツクランダムアクセス半導体メ
モリ（すなわち、ダイナミツクRAM）に関す
る。基本的には、ダイナミツクRAM内の各メモ
リセルは、１個のトランジスタおよび１個のコン
デンサを備える。コンデンサは、「１」または
「０」を表わす電荷を蓄積するように動作し、他
方、トランジスタは、選択的に、コンデンサ内に
電荷を書き込み、かつコンデンサから電荷を読み
取るための手段として動作する。このように、こ
のトランジスタは、一般的には、トランスフアー
ゲートとよばれるものである。
過去数年以上の間にわたり、１個の半導体チツ
プ上のメモリセルの数は、着実に増加してきた。
10年前にはチツプあたり僅かに約1000個のセルが
入手可能であつたにすぎなかつたが、今日では、
たとえばチツプあたり65536個のセルが商業的に
入手可能である。チツプあたりのメモリセルの数
のこの増加は、各セルの大きさを縮小することに
より、極限にまで達成されてきた。
プ上のメモリセルの数は、着実に増加してきた。
10年前にはチツプあたり僅かに約1000個のセルが
入手可能であつたにすぎなかつたが、今日では、
たとえばチツプあたり65536個のセルが商業的に
入手可能である。チツプあたりのメモリセルの数
のこの増加は、各セルの大きさを縮小することに
より、極限にまで達成されてきた。
しかしながら、この65536個のセルダイナミツ
クRAM内のセルが縮小されたために、より一層
の様々な問題が存在する。たとえばこれらのセル
のそれぞれの内部にあるトランスフアーゲート
は、１個のMOS−FET（金属酸化物シリコン電
界効果トランジスタ）である。そして、これらの
トランジスタ内の酸化物層の厚みが減少するにつ
れて、破滅的な破損を生じるピンホールがチヤン
ネル内に発生する。
クRAM内のセルが縮小されたために、より一層
の様々な問題が存在する。たとえばこれらのセル
のそれぞれの内部にあるトランスフアーゲート
は、１個のMOS−FET（金属酸化物シリコン電
界効果トランジスタ）である。そして、これらの
トランジスタ内の酸化物層の厚みが減少するにつ
れて、破滅的な破損を生じるピンホールがチヤン
ネル内に発生する。
さらに、これらのトランジスタ内のソースおよ
びドレイン領域の厚みが増加するにつれて、酸化
物層内での電子補捉により、しきい値のシフトが
生じる。なぜならば、拡散によるソースおよびド
レイン領域の拡大を避けるために、低温度処理
が、用いられねばならないからであり、このよう
に、酸化物層内のトラツプは、鈍らされ得、かつ
同時に、チヤンネルを通り移動するいくつかの電
子が酸化物トラツプ内に捕捉される。このこと
は、1000時間の動作あたり100ミリボルト以上の
しきい値のシフトを生じさせ、これは信頼性にお
いて問題である。
びドレイン領域の厚みが増加するにつれて、酸化
物層内での電子補捉により、しきい値のシフトが
生じる。なぜならば、拡散によるソースおよびド
レイン領域の拡大を避けるために、低温度処理
が、用いられねばならないからであり、このよう
に、酸化物層内のトラツプは、鈍らされ得、かつ
同時に、チヤンネルを通り移動するいくつかの電
子が酸化物トラツプ内に捕捉される。このこと
は、1000時間の動作あたり100ミリボルト以上の
しきい値のシフトを生じさせ、これは信頼性にお
いて問題である。
したがつて、この発明の基本的目的は、上述の
問題が避けられる改良されたダイナミツクRAM
を提供することである。
問題が避けられる改良されたダイナミツクRAM
を提供することである。
この発明によれば、これらの目的とその他の目
的とは、メモリセルのためのトランスフアーゲー
トとしての接合型電界効果トランジスタを有する
ダイナミツクランダムアクセスメモリにより達成
される。これらの各トランジスタは、負のしきい
値VTを有し、さらにメモリセルをそれぞれ選択
および非選択するためにゲート上に電圧VGHおよ
びVGLを発生するための、ならびにVGH−VT＞
VH、VGL−VT＜VLおよびVL＞VGHである選択され
たセル内にこれらの電圧を記憶するように電圧
VHおよびVLを発生するための手段が備えられて
いる。
的とは、メモリセルのためのトランスフアーゲー
トとしての接合型電界効果トランジスタを有する
ダイナミツクランダムアクセスメモリにより達成
される。これらの各トランジスタは、負のしきい
値VTを有し、さらにメモリセルをそれぞれ選択
および非選択するためにゲート上に電圧VGHおよ
びVGLを発生するための、ならびにVGH−VT＞
VH、VGL−VT＜VLおよびVL＞VGHである選択され
たセル内にこれらの電圧を記憶するように電圧
VHおよびVLを発生するための手段が備えられて
いる。
この発明の種々の特徴と利益とは、添付図面お
よび以下の詳細な説明により一層理解されるであ
ろう。
よび以下の詳細な説明により一層理解されるであ
ろう。
今、第１図を参照して、この発明により構成さ
れるダイナミツクランダムアクセスメモリ１０の
好ましい実施例が述べられるであろう。基本的に
は、各メモリセル１０は、コンデンサ１２がその
ドレインに接続された接合型電界効果トランジス
タ（JFET）１１を備える。各JFETトランジス
タ１１内の接合は、シヨツトキ接合またはPN接
合のいずれかである。各トランジスタ１１のゲー
ト上の矢印は、これが、絶縁ゲート型電界効果ト
ランジスタ（IGFET）に対立するものとしての、
JFETであることを示す。
れるダイナミツクランダムアクセスメモリ１０の
好ましい実施例が述べられるであろう。基本的に
は、各メモリセル１０は、コンデンサ１２がその
ドレインに接続された接合型電界効果トランジス
タ（JFET）１１を備える。各JFETトランジス
タ１１内の接合は、シヨツトキ接合またはPN接
合のいずれかである。各トランジスタ１１のゲー
ト上の矢印は、これが、絶縁ゲート型電界効果ト
ランジスタ（IGFET）に対立するものとしての、
JFETであることを示す。
トランジスタ１１はメモリセルのためのトラン
スフアーゲートとして動作し、他方、コンデンサ
１２はセル内に電荷を蓄積するための手段として
動作する。したがつて、各トランジスタ１１のゲ
ートはワードラインに接続し、かつ各トランジス
タ１１のソースは、ビツトラインに接続する。標
識WL(j)およびWL（ｊ＋１）は、それぞれ、ｊ番
目およびｊ＋１番目のワードラインを示す。他
方、標識BL(i)およびBL（ｉ＋１）は、それぞれ、
ｉ番目のおよびｉ＋１番目のビツトラインを示
す。
スフアーゲートとして動作し、他方、コンデンサ
１２はセル内に電荷を蓄積するための手段として
動作する。したがつて、各トランジスタ１１のゲ
ートはワードラインに接続し、かつ各トランジス
タ１１のソースは、ビツトラインに接続する。標
識WL(j)およびWL（ｊ＋１）は、それぞれ、ｊ番
目およびｊ＋１番目のワードラインを示す。他
方、標識BL(i)およびBL（ｉ＋１）は、それぞれ、
ｉ番目のおよびｉ＋１番目のビツトラインを示
す。
JFETトランジスタは、ゲートおよびドレイン
間の一方のダイオードと、ゲートおよびソース間
の他方のダイオードとを備えるので、このトラン
ジスタのゲートは、そのソースおよびドレインに
ついて常に逆にバイアスされていることが必須で
ある。さもなければ、コンデンサ１２が、トラン
ジスタのゲートを通る導電経路を経由して、誤つ
て電荷を蓄積または放出するであろう。
間の一方のダイオードと、ゲートおよびソース間
の他方のダイオードとを備えるので、このトラン
ジスタのゲートは、そのソースおよびドレインに
ついて常に逆にバイアスされていることが必須で
ある。さもなければ、コンデンサ１２が、トラン
ジスタのゲートを通る導電経路を経由して、誤つ
て電荷を蓄積または放出するであろう。
メモリ１０の示された好ましい実施例では、そ
れぞれセルを選択および非選択するためにワード
ライン上に電圧VGHおよびVGLを与えるメモリセ
ル選択手段２０を備えることにより、セル内に電
圧VHおよびVLを書き込むためにビツトラインに
電圧VHおよびVLを供給するメモリセル書込手段
３０を備えることにより、ならびに条件VGH−VT
＞VH、VGL−VT＜VLおよびVL＞VGHを同時に満足
させることにより、この問題は克服される。
れぞれセルを選択および非選択するためにワード
ライン上に電圧VGHおよびVGLを与えるメモリセ
ル選択手段２０を備えることにより、セル内に電
圧VHおよびVLを書き込むためにビツトラインに
電圧VHおよびVLを供給するメモリセル書込手段
３０を備えることにより、ならびに条件VGH−VT
＞VH、VGL−VT＜VLおよびVL＞VGHを同時に満足
させることにより、この問題は克服される。
上述の式におけるVTは、JFETトランジスタ１
１のしきい値電圧である。好ましくはしきい値電
圧VTは、負であり、かつ少なくとも２ボルトの
絶対値を有する。JFETトランジスタのしきい値
電圧VTは、チヤンネル領域内のドーパント原子
の濃度に正比例してより負となり、かつチヤンネ
ル長の二乗に比例してより負となるので、このこ
とは物理的には容易に達成され得る。このよう
に、これらの２個の物理的パラメータが、好まし
い大きな負VTを得るために調整されることのみ
が必要である。
１のしきい値電圧である。好ましくはしきい値電
圧VTは、負であり、かつ少なくとも２ボルトの
絶対値を有する。JFETトランジスタのしきい値
電圧VTは、チヤンネル領域内のドーパント原子
の濃度に正比例してより負となり、かつチヤンネ
ル長の二乗に比例してより負となるので、このこ
とは物理的には容易に達成され得る。このよう
に、これらの２個の物理的パラメータが、好まし
い大きな負VTを得るために調整されることのみ
が必要である。
第１図および第２図は、一例としての−6.5ボ
ルトであるしきい値電圧VTを示す。また、電圧
VH、VL、VGHおよびVGLは、それぞれ、＋５ボル
ト、＋0.5ボルト、−0.5ボルトおよび−７ボルトと
して示される。もちろん、これらの電圧は、上述
された条件を満足する電圧の単なる１個の特定的
な例にすぎないと理解されるべきである。
ルトであるしきい値電圧VTを示す。また、電圧
VH、VL、VGHおよびVGLは、それぞれ、＋５ボル
ト、＋0.5ボルト、−0.5ボルトおよび−７ボルトと
して示される。もちろん、これらの電圧は、上述
された条件を満足する電圧の単なる１個の特定的
な例にすぎないと理解されるべきである。
第２図のワードライン電圧およびビツトライン
電圧の波形４１および４２を考慮されたい。時間
インターバルΔt1の間、−７ボルトがワードライ
ンに与えられるので、メモリセルは選択されな
い。この電圧は、たとえば、メモリセル選択手段
２０内のトランジスタ２２ｊをオンにすることに
より、ワードラインWL(i)に与えられ、かつトラ
ンジスタ２２ｊ＋１をオンにすることによりワー
ドラインWL（ｉ＋１）に与えられる。トランジ
スタ２２ｊおよび２２ｊ＋１は、それぞれ、従来
の行アドレスデコーダ（図示せず）から得られる
論理信号(j)および（ｊ＋１）に
よりオンにされる。
電圧の波形４１および４２を考慮されたい。時間
インターバルΔt1の間、−７ボルトがワードライ
ンに与えられるので、メモリセルは選択されな
い。この電圧は、たとえば、メモリセル選択手段
２０内のトランジスタ２２ｊをオンにすることに
より、ワードラインWL(i)に与えられ、かつトラ
ンジスタ２２ｊ＋１をオンにすることによりワー
ドラインWL（ｉ＋１）に与えられる。トランジ
スタ２２ｊおよび２２ｊ＋１は、それぞれ、従来
の行アドレスデコーダ（図示せず）から得られる
論理信号(j)および（ｊ＋１）に
よりオンにされる。
メモリセルが選択されない間、ビツトライン電
圧は＋0.5ボルトまたは＋５ボルトのいずれかで
ある。各場合において、すべてのトランジスタ１
１がオフにされ続けていることが必須である。さ
もなければ、コンデンサ１２内に予め蓄えられた
電圧が変化され、かつこのことは破滅的な破損と
なるであろう。
圧は＋0.5ボルトまたは＋５ボルトのいずれかで
ある。各場合において、すべてのトランジスタ１
１がオフにされ続けていることが必須である。さ
もなければ、コンデンサ１２内に予め蓄えられた
電圧が変化され、かつこのことは破滅的な破損と
なるであろう。
今、第２図に示されるように、「このターンオ
フ条件」は、ワードラインWL(i)、WL（ｉ＋１）
上の選択されない電圧VGLからJFETトランジス
タ１１のしきい値電圧VTを差し引いたものが、
ビツトラインBL(i)、BL（ｉ＋１）上の最低の電
圧VL以下であることを保証することにより満足
される。いい換えれば、条件VGL−VT＜VLが満足
されねばならない。この式は、第２図の時間イン
ターバルΔt1の間において図解的に描かれてい
る。
フ条件」は、ワードラインWL(i)、WL（ｉ＋１）
上の選択されない電圧VGLからJFETトランジス
タ１１のしきい値電圧VTを差し引いたものが、
ビツトラインBL(i)、BL（ｉ＋１）上の最低の電
圧VL以下であることを保証することにより満足
される。いい換えれば、条件VGL−VT＜VLが満足
されねばならない。この式は、第２図の時間イン
ターバルΔt1の間において図解的に描かれてい
る。
逆に、時間インターバルΔt2の間は、特定のワ
ードラインに接続するすべてのメモリセルが、そ
のワードラインへ−0.5ボルトを与えることによ
り選択される。このことは、ワードラインWL(i)
に対して、たとえばメモリセル選択手段内のトラ
ンジスタ２２ｊをオフにすることにより、トラン
ジスタ２１ｊのゲートの電圧を上昇させて達成さ
れる。トランジスタ２１ｊ＋１および２２ｊ＋１
は、ワードラインWL（ｉ＋１）に接続されるメ
モリセルを選択するように、同様に動作する。
ードラインに接続するすべてのメモリセルが、そ
のワードラインへ−0.5ボルトを与えることによ
り選択される。このことは、ワードラインWL(i)
に対して、たとえばメモリセル選択手段内のトラ
ンジスタ２２ｊをオフにすることにより、トラン
ジスタ２１ｊのゲートの電圧を上昇させて達成さ
れる。トランジスタ２１ｊ＋１および２２ｊ＋１
は、ワードラインWL（ｉ＋１）に接続されるメ
モリセルを選択するように、同様に動作する。
メモリセルが選択される時間インターバルの
間、セルにビツトライン電圧を書き込み得ること
が必要である。このビツトライン電圧は、相対的
に高い電圧VHまたは相対的に低い電圧VLのいず
れかである。電圧VHおよびVLは、それぞれ、論
理１および論理０を表示することができ、あるい
はその逆も同様に表示することができる。電圧
VHは、トランジスタ３３をオンにすることによ
り、かつ一方の列選択トランジスタ３１ｉ，３１
ｉ＋１をオンにすることにより、ビツトラインに
供給され、他方、電圧VLは、トランジスタ３２
をオンにすることにより、かつ一方の列選択トラ
ンジスタをオンにすることにより、ビツトライン
に供給される。
間、セルにビツトライン電圧を書き込み得ること
が必要である。このビツトライン電圧は、相対的
に高い電圧VHまたは相対的に低い電圧VLのいず
れかである。電圧VHおよびVLは、それぞれ、論
理１および論理０を表示することができ、あるい
はその逆も同様に表示することができる。電圧
VHは、トランジスタ３３をオンにすることによ
り、かつ一方の列選択トランジスタ３１ｉ，３１
ｉ＋１をオンにすることにより、ビツトラインに
供給され、他方、電圧VLは、トランジスタ３２
をオンにすることにより、かつ一方の列選択トラ
ンジスタをオンにすることにより、ビツトライン
に供給される。
選択されたセルにビツトライン電圧を書き込む
ことを可能とするために、ワードラインWL(i)、
WL（ｉ＋１）上の電圧VGHからJFETトランジス
タ１１のしきい値電圧VTを差し引いたものは、
ビツトラインBL(i)、BL（ｉ＋１）上の電圧VHよ
りも大きくあらねばならない。いい換えれば、条
件VGH−VT＞VHが満足されねばならない。さもな
ければ、ビツトライン電圧VHの一部が、選択さ
れたセルに転送されることにより、このことによ
り読取りエラーが生じるであろう。この条件は、
第２図の時間インターバルΔt2の間に図解的に描
かれている。
ことを可能とするために、ワードラインWL(i)、
WL（ｉ＋１）上の電圧VGHからJFETトランジス
タ１１のしきい値電圧VTを差し引いたものは、
ビツトラインBL(i)、BL（ｉ＋１）上の電圧VHよ
りも大きくあらねばならない。いい換えれば、条
件VGH−VT＞VHが満足されねばならない。さもな
ければ、ビツトライン電圧VHの一部が、選択さ
れたセルに転送されることにより、このことによ
り読取りエラーが生じるであろう。この条件は、
第２図の時間インターバルΔt2の間に図解的に描
かれている。
また、時間インターバルΔt1およびΔt2の双方
の間、トランジスタ１１のゲートは、そのソース
およびドレインにおいて逆バイアスされているこ
とが必要である。さもなければ、ゲートは、導通
することになり、この場合には、コンデンサ１２
の電圧が変化することになるであろう。この逆バ
イアス条件は、最小のビツトライン電圧が最大の
ゲート電圧よりも大きいことが確保されることに
より満足される。いい換えれば、条件VL＞VGH
は、第２図の時間インターバルΔt1およびΔt2の
間で表わされるように満足されねばならない。
の間、トランジスタ１１のゲートは、そのソース
およびドレインにおいて逆バイアスされているこ
とが必要である。さもなければ、ゲートは、導通
することになり、この場合には、コンデンサ１２
の電圧が変化することになるであろう。この逆バ
イアス条件は、最小のビツトライン電圧が最大の
ゲート電圧よりも大きいことが確保されることに
より満足される。いい換えれば、条件VL＞VGH
は、第２図の時間インターバルΔt1およびΔt2の
間で表わされるように満足されねばならない。
今、ある特定のメモリセルからの情報を読み取
るために、電圧VGLが、第２図の時間インターバ
ルΔt3の間で示されるように、すべてのワードラ
インに最初に与えられる。この後に、すべてのビ
ツトラインが電圧VHに予充電される。このこと
は、トランジスタ３２をオフにすることにより、
かつトランジスタ３３，３３ｉ、および３３ｉ＋
１をオンにすることにより、達成され得る。
るために、電圧VGLが、第２図の時間インターバ
ルΔt3の間で示されるように、すべてのワードラ
インに最初に与えられる。この後に、すべてのビ
ツトラインが電圧VHに予充電される。このこと
は、トランジスタ３２をオフにすることにより、
かつトランジスタ３３，３３ｉ、および３３ｉ＋
１をオンにすることにより、達成され得る。
次に、すべてのトランジスタ３２，３３，３１
ｉおよび３１ｉ＋１がオフにされ、かつ電圧VGH
が読み取りの予定されるセルに結合するワードラ
インに与えられる。もし電圧VLが選択されたセ
ルに記憶されているならば、次に、ビツトライン
電圧は参照番号４２ａにより示されるように、こ
の予充電値からあるより小さな値にまで降下する
であろう。逆に、もし電圧VHが選択されたセル
に与えられるならば、次に、予充電電圧が、参照
番号４２ｂにより示されるように、ビツトライン
上に残存する。
ｉおよび３１ｉ＋１がオフにされ、かつ電圧VGH
が読み取りの予定されるセルに結合するワードラ
インに与えられる。もし電圧VLが選択されたセ
ルに記憶されているならば、次に、ビツトライン
電圧は参照番号４２ａにより示されるように、こ
の予充電値からあるより小さな値にまで降下する
であろう。逆に、もし電圧VHが選択されたセル
に与えられるならば、次に、予充電電圧が、参照
番号４２ｂにより示されるように、ビツトライン
上に残存する。
電圧４２ａおよび４２ｂは、次に、中間の参照
電圧４２ｃに対して比較され、かつ従来の
IGFETダイナミツクランダムアクセスメモリに
おいて行なわれたように、センス増幅器SAi、
SAi＋１により増幅される。一方の列選択トラン
ジスタ３１ｉ，３１ｉ＋１は、次にオンにされ、
センス増幅器の電圧を入出力ライン３４に伝達す
る。
電圧４２ｃに対して比較され、かつ従来の
IGFETダイナミツクランダムアクセスメモリに
おいて行なわれたように、センス増幅器SAi、
SAi＋１により増幅される。一方の列選択トラン
ジスタ３１ｉ，３１ｉ＋１は、次にオンにされ、
センス増幅器の電圧を入出力ライン３４に伝達す
る。
今、第３図、第４図および第５図を参照して、
第１図のメモリセルのための様々な好ましい構造
の詳細が説明されるであろう。第１に、第３図を
参照して、ここに示されるセルは、Ｐ形式のサブ
ストレート５０上で形成され、かつセルの周辺
は、フイールド酸化物５１により規定される。次
に、絶縁層がサブストレート５０とフイールド酸
化物５１を覆うように全面にわたつて形成され
る。次いでこの絶縁層はセルの電荷蓄積部分のみ
を覆うようにパターニングされる。これにより絶
縁層５２が得られる。この絶縁層５２はセルの電
荷蓄積部分およびフイールド酸化物５１上にわた
つて延在するこの後に、N+多結晶シリコン層が
上述の構造上全面にわたつて形成され、次いでメ
モリセルストレージコンデンサの一方電極となる
セルプレート領域およビツト線領域のみが残るよ
うにパターニングされる。これによりメモリセル
ストレージコンデンサの一方電極となる多結晶シ
リコン層５３ａが形成される。またN+多結晶シ
リコン層５３ｂはメモリセルのトランジスタのソ
ース領域に接続されるとともにビツト線となる。
好ましくは、部分５３ａは、いくつかのセルを覆
いつくすように延ばされている。部分５３ａは、
ストレージコンデンサ１２のプレートの上に重な
るように、各セルのためのストレージコンデンサ
１２のプレート上に形成し、他方、部分５３ｂは
延ばされかついくつかのセルを相互接続するビツ
トラインを形成する。動作においては、＋５ボル
トのような適当なバイアス電圧が、部分５３ａに
与えられ、それによつて、下層のサブストレート
内に蓄積している電荷のための井戸型ポテンシヤ
ルをつくる。
第１図のメモリセルのための様々な好ましい構造
の詳細が説明されるであろう。第１に、第３図を
参照して、ここに示されるセルは、Ｐ形式のサブ
ストレート５０上で形成され、かつセルの周辺
は、フイールド酸化物５１により規定される。次
に、絶縁層がサブストレート５０とフイールド酸
化物５１を覆うように全面にわたつて形成され
る。次いでこの絶縁層はセルの電荷蓄積部分のみ
を覆うようにパターニングされる。これにより絶
縁層５２が得られる。この絶縁層５２はセルの電
荷蓄積部分およびフイールド酸化物５１上にわた
つて延在するこの後に、N+多結晶シリコン層が
上述の構造上全面にわたつて形成され、次いでメ
モリセルストレージコンデンサの一方電極となる
セルプレート領域およビツト線領域のみが残るよ
うにパターニングされる。これによりメモリセル
ストレージコンデンサの一方電極となる多結晶シ
リコン層５３ａが形成される。またN+多結晶シ
リコン層５３ｂはメモリセルのトランジスタのソ
ース領域に接続されるとともにビツト線となる。
好ましくは、部分５３ａは、いくつかのセルを覆
いつくすように延ばされている。部分５３ａは、
ストレージコンデンサ１２のプレートの上に重な
るように、各セルのためのストレージコンデンサ
１２のプレート上に形成し、他方、部分５３ｂは
延ばされかついくつかのセルを相互接続するビツ
トラインを形成する。動作においては、＋５ボル
トのような適当なバイアス電圧が、部分５３ａに
与えられ、それによつて、下層のサブストレート
内に蓄積している電荷のための井戸型ポテンシヤ
ルをつくる。
次に、Ｎ形式のドーパント原子が、パターン化
された多結晶部分５３ａおよび５３ｂ間の開口部
を通りサブストレート５０内に注入される。この
注入ステツプは、トランジスタ１１のためのN-
チヤンネル領域５４を形成する。その後、イオン
注入を施された上述の構造に対し、チヤネル５４
内のドーパント原子を活性化するための熱処理が
施される。この熱処理においては同時にＮ形式の
原子がビツトライン５３ｂからサブストレート表
面へ拡散し、これによりトランジスタ１１のソー
ス５５が形成される。
された多結晶部分５３ａおよび５３ｂ間の開口部
を通りサブストレート５０内に注入される。この
注入ステツプは、トランジスタ１１のためのN-
チヤンネル領域５４を形成する。その後、イオン
注入を施された上述の構造に対し、チヤネル５４
内のドーパント原子を活性化するための熱処理が
施される。この熱処理においては同時にＮ形式の
原子がビツトライン５３ｂからサブストレート表
面へ拡散し、これによりトランジスタ１１のソー
ス５５が形成される。
このステツプに続き、絶縁層が上記構造の上に
形成され、この全面にわたつて形成された絶縁層
がゲート電極形成領域に開口部を有するようにパ
ターニングされる。これにより層間絶縁膜として
の絶縁層５６が形成される。具体的には、チヤン
ネル５４の上に絶縁層内に開口部が設けられ、か
つ金属ゲート５７がこの後にこの開口部につくり
上げられる。このように、整流シヨツトキ接合
が、ゲート５７のチヤンネル領域５４と接触する
ところで形成される。
形成され、この全面にわたつて形成された絶縁層
がゲート電極形成領域に開口部を有するようにパ
ターニングされる。これにより層間絶縁膜として
の絶縁層５６が形成される。具体的には、チヤン
ネル５４の上に絶縁層内に開口部が設けられ、か
つ金属ゲート５７がこの後にこの開口部につくり
上げられる。このように、整流シヨツトキ接合
が、ゲート５７のチヤンネル領域５４と接触する
ところで形成される。
次に、第４図の実施例を参照して、この実施例
も、メモリセルの周辺を規定するパターン化され
たフイールド酸化物層５１を有するＰ形式のサブ
ストレート５０を備える。しかし、この実施例で
は、ストレージコンデンサ１２は、サブストレー
ト内にあるPN接合６０により形成される。この
接合の形成のために、Ｐ形式のドーパント原子
が、示されるように、領域６１内に注入される。
この後、N+半導体層が、上述の構造の上に形成
され、次いでこのN+半導体層が第３図に示すN+
半導体層５３ａおよび５３ｂと同様にパターニン
グされ、ビツト線形成領域に形成されたN+半導
体層６２ｂおよびストレージキヤパシタ電極領域
に形成されたN+半導体層６２ａが形成される。
領域６３ａは、他のセルから分離されており、こ
れにはバイアス電圧は全く付加されない。これに
比べて、領域６３ｂは、いくつかのセルを相互接
続するビツトラインを形成する。
も、メモリセルの周辺を規定するパターン化され
たフイールド酸化物層５１を有するＰ形式のサブ
ストレート５０を備える。しかし、この実施例で
は、ストレージコンデンサ１２は、サブストレー
ト内にあるPN接合６０により形成される。この
接合の形成のために、Ｐ形式のドーパント原子
が、示されるように、領域６１内に注入される。
この後、N+半導体層が、上述の構造の上に形成
され、次いでこのN+半導体層が第３図に示すN+
半導体層５３ａおよび５３ｂと同様にパターニン
グされ、ビツト線形成領域に形成されたN+半導
体層６２ｂおよびストレージキヤパシタ電極領域
に形成されたN+半導体層６２ａが形成される。
領域６３ａは、他のセルから分離されており、こ
れにはバイアス電圧は全く付加されない。これに
比べて、領域６３ｂは、いくつかのセルを相互接
続するビツトラインを形成する。
ドーパント原子は、この後に、パターン化され
た多結晶のシリコン領域６２ａおよび６２ｂ間に
あるサブストレート５０の部分内に注入される。
これは、トランジスタ１１のためのN-チヤンネ
ル６３を形成する。次に、上述の構造は、焼なま
しを受けねばならず、それによつて、チヤンネル
６３内の注入された原子を活性化し、かつ同時に
Ｎ形式の領域６４ａおよび６４ｂを形成する。領
域６４ａは、トランジスタ１１のソースであり、
他方、領域６４ｂは、PN接合６０を形成するた
めの上述された注入領域６１と結合する。この領
域６４ｂは、N+半導体層（または導電層）６２
ａからのＮ形式の不純物のサブストレート内への
拡散により形成される。したがつて、サブストレ
ート５０表面にイオン注入によつて形成された領
域６１よりもこの領域６４ｂ、は第４図に示すご
とく、浅く形成される。また、N+半導体層（ま
たは導電層）６２ａおよび６２ｂは同一製造工程
で形成されたN+半導体層からなつており、この
場合第３図の構成と異なり、絶縁膜５２は形成さ
れていないため、N+半導体層６２ａはサブスト
レート５０表面上に直接形成されており、領域６
４ｂと接触している。これによりストレージコン
デンサ１２がＮ形式の領域６４ｂとＰ形式の領域
６１との間のPN接合６０により形成される。ま
たこの第４図に明確に示されるように、領域６１
はトランジスタのドレイン領域と離れて形成され
ており、この領域６１外部に形成されたＮ形式の
領域６４ｂがメモリセルのトランジスタのドレイ
ン領域を形成する。このとき、したがつて、N+
半導体層６２ａはメモリセルのトランジスタのド
レイン領域に接しかつストレージキヤパシタ形成
領域のサブストレート表面にも接した構造となつ
ている。
た多結晶のシリコン領域６２ａおよび６２ｂ間に
あるサブストレート５０の部分内に注入される。
これは、トランジスタ１１のためのN-チヤンネ
ル６３を形成する。次に、上述の構造は、焼なま
しを受けねばならず、それによつて、チヤンネル
６３内の注入された原子を活性化し、かつ同時に
Ｎ形式の領域６４ａおよび６４ｂを形成する。領
域６４ａは、トランジスタ１１のソースであり、
他方、領域６４ｂは、PN接合６０を形成するた
めの上述された注入領域６１と結合する。この領
域６４ｂは、N+半導体層（または導電層）６２
ａからのＮ形式の不純物のサブストレート内への
拡散により形成される。したがつて、サブストレ
ート５０表面にイオン注入によつて形成された領
域６１よりもこの領域６４ｂ、は第４図に示すご
とく、浅く形成される。また、N+半導体層（ま
たは導電層）６２ａおよび６２ｂは同一製造工程
で形成されたN+半導体層からなつており、この
場合第３図の構成と異なり、絶縁膜５２は形成さ
れていないため、N+半導体層６２ａはサブスト
レート５０表面上に直接形成されており、領域６
４ｂと接触している。これによりストレージコン
デンサ１２がＮ形式の領域６４ｂとＰ形式の領域
６１との間のPN接合６０により形成される。ま
たこの第４図に明確に示されるように、領域６１
はトランジスタのドレイン領域と離れて形成され
ており、この領域６１外部に形成されたＮ形式の
領域６４ｂがメモリセルのトランジスタのドレイ
ン領域を形成する。このとき、したがつて、N+
半導体層６２ａはメモリセルのトランジスタのド
レイン領域に接しかつストレージキヤパシタ形成
領域のサブストレート表面にも接した構造となつ
ている。
次に、パターン化された絶縁層６５が、上述の
構造の上に形成される。層６５は、チヤンネル領
域６３の上に開口部を有し、かつ金属ゲート６６
は、チヤンネル領域６３とシヨツトキ接合を形成
するために前記開口部内においてつくり上げられ
る。
構造の上に形成される。層６５は、チヤンネル領
域６３の上に開口部を有し、かつ金属ゲート６６
は、チヤンネル領域６３とシヨツトキ接合を形成
するために前記開口部内においてつくり上げられ
る。
今、第５図を参照して、ここに示される実施例
は、要素５０，５１，６０，６１，６２ａ，６２
ｂ，６３，６４ａおよび６４ｂを含むという点に
おいて上述の実施例と同様である。しかし、これ
らの要素が形成された後に、多結晶シリコン領域
６２ａの上に、パターン化された絶縁層７１が形
成され、かつパターン化された多結晶シリコン層
７２は、絶縁層７１の上に形成される。
は、要素５０，５１，６０，６１，６２ａ，６２
ｂ，６３，６４ａおよび６４ｂを含むという点に
おいて上述の実施例と同様である。しかし、これ
らの要素が形成された後に、多結晶シリコン領域
６２ａの上に、パターン化された絶縁層７１が形
成され、かつパターン化された多結晶シリコン層
７２は、絶縁層７１の上に形成される。
層７２は、すべてのメモリセルの記憶領域を覆
うように、上述された層５３ａに類似しており、
かつ適当なバイアス電圧に接続されている。した
がつて、要素７２，７１および６２ａは、PN接
合コンデンサ６０に平行であるストレージコンデ
ンサを形成する。それゆえに、この実施例の電荷
蓄積容量は、結合された第３図および第４図の実
施例の電荷蓄積容量に等しい。
うように、上述された層５３ａに類似しており、
かつ適当なバイアス電圧に接続されている。した
がつて、要素７２，７１および６２ａは、PN接
合コンデンサ６０に平行であるストレージコンデ
ンサを形成する。それゆえに、この実施例の電荷
蓄積容量は、結合された第３図および第４図の実
施例の電荷蓄積容量に等しい。
製造工程を終了させるために、パターン化され
た絶縁層７３が、上述の構造の上に形成される。
この後に、金属ゲート７４が、チヤンネル６３の
上の開口部内に形成される。上述されたように、
これもまた、ゲート７４と下層のN-チヤンネル
領域６３との間での接合において、シヨツトキダ
イオードを形成する。
た絶縁層７３が、上述の構造の上に形成される。
この後に、金属ゲート７４が、チヤンネル６３の
上の開口部内に形成される。上述されたように、
これもまた、ゲート７４と下層のN-チヤンネル
領域６３との間での接合において、シヨツトキダ
イオードを形成する。
この発明の様々な好ましい実施例は、今や詳細
に説明されてきた。しかしながら、さに多くの変
更および修正が、この発明の性質と範囲とを逸脱
することなくこれらの細部に対してなされ得る。
たとえば、JFETトランジスタ１１は、Ｐチヤン
ネルであつてもよい。このとき上述のＮチヤネル
JFETの各部の導電型式は反対の導電形式となる
また、先に指摘されたように、JFETトランジス
タ１１内での接合は、シヨツトキ接合であつても
よく、PN接合であつてもよい。それゆえに、上
述された細部に対するこのような多くの修正が、
可能であり、この発明は前記詳細な説明に限られ
るものではなく、添付された特許請求の範囲によ
り規定されるものであることが理解されるべきで
ある。
に説明されてきた。しかしながら、さに多くの変
更および修正が、この発明の性質と範囲とを逸脱
することなくこれらの細部に対してなされ得る。
たとえば、JFETトランジスタ１１は、Ｐチヤン
ネルであつてもよい。このとき上述のＮチヤネル
JFETの各部の導電型式は反対の導電形式となる
また、先に指摘されたように、JFETトランジス
タ１１内での接合は、シヨツトキ接合であつても
よく、PN接合であつてもよい。それゆえに、上
述された細部に対するこのような多くの修正が、
可能であり、この発明は前記詳細な説明に限られ
るものではなく、添付された特許請求の範囲によ
り規定されるものであることが理解されるべきで
ある。
第１図は、この発明により構成されるランダム
アクセスメモリの好ましい一実施例の詳細な回路
図である。第２図は、第１図のメモリの動作を表
わす、タイミング図である。第３図は、第１図の
メモリ内の各セルのための物理的に好ましい一構
造を示す横断面図である。第４図は、第１図のメ
モリ内の各セルのための他の好ましい構造を表わ
す横断面図である。第５図は、第１図のメモリ内
の各セルのさらに他の好ましい構造を示す断面図
である。 図において、１０はダイナミツクランダムアク
セスメモリ、１１は接合型電界効果トランジスタ
（JFET）、１２はコンデンサ、２０はメモリセル
選択手段、２１ｊ，２２ｊ，２１ｊ＋１、２２ｊ
＋１はトランジスタ、３０はメモリセル書込手
段、３１ｉ，３１ｉ＋１、３２，３３はトランジ
スタ、３４は入出力ライン、５０はＰ形式のサブ
ストレート、５１はフイールド酸化物、５２は絶
縁層、５４はN-チヤンネル領域、５５はソース、
５６は絶縁層、５７はゲート、６０はPN接合、
６１はＰ形式のドーパント原子が注入された領
域、６２は多結晶シリコン領域、６３はＮ半導体
層、６４はＮ形式の領域、６５は絶縁層、７１は
絶縁層、７２は多結晶シリコン層、７３は絶縁
層、７４はゲートを示す。
アクセスメモリの好ましい一実施例の詳細な回路
図である。第２図は、第１図のメモリの動作を表
わす、タイミング図である。第３図は、第１図の
メモリ内の各セルのための物理的に好ましい一構
造を示す横断面図である。第４図は、第１図のメ
モリ内の各セルのための他の好ましい構造を表わ
す横断面図である。第５図は、第１図のメモリ内
の各セルのさらに他の好ましい構造を示す断面図
である。 図において、１０はダイナミツクランダムアク
セスメモリ、１１は接合型電界効果トランジスタ
（JFET）、１２はコンデンサ、２０はメモリセル
選択手段、２１ｊ，２２ｊ，２１ｊ＋１、２２ｊ
＋１はトランジスタ、３０はメモリセル書込手
段、３１ｉ，３１ｉ＋１、３２，３３はトランジ
スタ、３４は入出力ライン、５０はＰ形式のサブ
ストレート、５１はフイールド酸化物、５２は絶
縁層、５４はN-チヤンネル領域、５５はソース、
５６は絶縁層、５７はゲート、６０はPN接合、
６１はＰ形式のドーパント原子が注入された領
域、６２は多結晶シリコン領域、６３はＮ半導体
層、６４はＮ形式の領域、６５は絶縁層、７１は
絶縁層、７２は多結晶シリコン層、７３は絶縁
層、７４はゲートを示す。
Claims (1)
- 【特許請求の範囲】 １ ダイナミツクランダムアクセスメモリであつ
て、 ソース、ゲート、ドレインおよび負のしきい値
電圧VTを有する接合型電界効果トランジスタと、
前記ドレインに接続される一方電極と一定の電位
に結合される他方電極とを有し、前記ドレインか
ら与えられる電荷を蓄積するコンデンサ手段とを
備えるダイナミツクメモリセルと、 前記メモリセルを選択するために前記ゲートへ
電圧VGHを印加し、かつ前記メモリセルを非選択
とするために前記ゲートへ電圧VGLを印加するた
めのメモリセル選択手段と、 前記メモリセルへ高電圧を書込むためにVGH−
VT＞VHなる関係を満足する電圧VHを前記ソース
へ印加し、一方、前記メモリセルへ低電圧を書込
むためにVGL−VT＜VLかつVL＞VGHなる関係を満
足する電圧VLを前記ソースへ印加するためのメ
モリセル書込手段とを備える、ダイナミツクラン
ダムアクセスメモリ。 ２ 前記接合型電界効果トランジスタ、前記コン
デンサ手段、前記メモリセル選択手段および前記
メモリセル書込み手段は、単一の半導体サブスト
レート上にすべて集積化される、特許請求の範囲
第１項記載のダイナミツクランダムアクセスメモ
リ。 ３ 前記接合型電界効果トランジスタにおける接
合は、シヨツトキ接合である、特許請求の範囲第
２項記載のダイナミツクランダムアクセスメモ
リ。 ４ 前記接合型電界効果トランジスタにおける接
合は、PN接合である、特許請求の範囲第２項記
載のダイナミツクランダムアクセスメモリ。 ５ 前記サブストレートは、Ｐ形式の半導体であ
り、前記ソースおよびドレインは前記サブストレ
ート内のＮ形式の領域に設けられる、特許請求の
範囲第２項記載のダイナミツクランダムアクセス
メモリ。 ６ 前記サブストレートはＮ形式の半導体であ
り、前記ソースおよび前記ドレインは前記サブス
トレート内のＰ形式の領域に設けられる、特許請
求の範囲第２項記載のダイナミツクランダムアク
セスメモリ。 ７ 前記コンデンサ手段は、前記サブストレート
上の絶縁層と、前記絶縁層上に形成され、前記コ
ンデンサ手段の前記他方電極を形成する導電層と
を含む、特許請求の範囲第２項記載のダイナミツ
クランダムアクセスメモリ。 ８ 前記コンデンサ手段は、前記サブストレート
上に直接形成される導電層と、前記導電層下の前
記サブストレート内に第１導電形式の原子をドー
プして形成される浅い層と、前記浅い層下に前記
第１導電形式と反対の導電形式の原子をドープし
て形成される深い層とを含む、特許請求の範囲第
２項記載のダイナミツクランダムアクセスメモ
リ。 ９ 前記コンデンサ手段は、前記導電層上の絶縁
層と、前記絶縁層上の第２の導電層とをさらに含
む、特許請求の範囲第８項記載のダイナミツクラ
ンダムアクセスメモリ。 １０ 行および列状に配列される複数の接合型電
界効果トランジスタを備え、前記トランジスタの
各々はソース、ゲート、ドレインおよび負のしき
い値電圧VTを有し、 前記複数のトランジスタの各々に対応して設け
られ、各々が対応のトランジスタのドレインに接
続される一方電極と一定電位に結合される他方電
極とを有し、対応のトランジスタのドレインから
電荷を受入れる複数のコンデンサ手段と、 複数個のワードラインと複数個のビツトライン
とを備え、前記ワードラインの各々は前記トラン
ジスタの各１行のゲートに結合され、かつ前記ビ
ツトラインの各々は前記トランジスタの各１列の
ソースに結合され、さらに、 そこに結合されるトランジスタをオンおよびオ
フにするために、各前記ワードラインに電圧VGH
およびVGLを与え、かつVGH−VT＞VHと、VGL−
VT＜VLおよびVL＞VGHとなる関係の下で、前記
オンにされたトランジスタに結合する前記コンデ
ンサ手段内に電圧VHおよびVLをそれぞれ蓄積す
るために、前記ビツトラインにそれぞれ電圧VH
およびVLを発生するための手段を備える、半導
体サブストレート上に形成されたダイナミツクラ
ンダムアクセスメモリ。 １１ ソース、ゲート、ドレインおよび負のしき
い値電圧VTを有する接合型電界効果トランジス
タを半導体サブストレート内に形成するステツ
プ、 前記ドレインに結合され、前記ドレインから受
ける電荷を蓄積するためのコンデンサ手段を前記
サブストレート内に設けるステツプ、 前記接合型電界効果トランジスタと前記コンデ
ンサ手段とは１個のメモリセルを構成し、かつ前
記コンデンサ手段は前記ドレインに接続される一
方電極と一定の電位に結合させる他方電極とを有
し、 前記メモリセルを選択するために前記ゲートに
電圧VGHを供給し、かつ前記メモリセルを非選択
とするために前記ゲートに電圧VGLを供給するた
めのメモリセル選択手段を前記ゲートに結合する
ステツプ、および 前記メモリセル内に高電圧を書込むために、
VGH−VT＞VHなる関係を満足する電圧VHを前記
ソースに供給し、かつ前記メモリセル内に低電圧
を書込むために前記ソースへVGL−VT＜VLおよび
VL＞VGHなる関係を満足する電圧VLを前記ソース
に供給するためのメモリセル書込手段を前記ソー
スに結合するステツプを含む、ダイナミツクラン
ダムアクセスメモリを製造する方法。 １２ 前記コンデンサ手段を設けるステツプは、 前記ドレインに隣接する前記サブストレートの
一部上に絶縁層を形成するステツプと、 前記絶縁層上に導電層を形成するステツプとを
含む、特許請求の範囲第１１項記載のダイナミツ
クランダムアクセスメモリを製造する方法。 １３ 前記コンデンサ手段を設けるステツプは、 前記サブストレートの前記ドレインから離れた
領域を第１の導電形式の原子でドープするステツ
プ、 前記離れた領域上に前記サブストレートに接
し、かつ前記離れた領域から前記ドレインに延び
る半導体層を第２の導電形式の原子で形成するス
テツプ、および 前記半導体層から前記第２導電形式の前記原子
をその下に存在するサブストレートへ拡散するス
テツプとを備える、特許請求の範囲第１１項記載
のダイナミツクランダムアクセスメモリを製造す
る方法。 １４ 前記コンデンサ手段を設けるステツプは、
さらに、 前記半導体層上に絶縁層を形成するステツプ
と、 前記絶縁層上に別の半導体層を形成するステツ
プとを備える、特許請求の範囲第１３項記載のダ
イナミツクランダムアクセスメモリを製造する方
法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/200,997 US4423490A (en) | 1980-10-27 | 1980-10-27 | JFET Dynamic memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123593A JPS57123593A (en) | 1982-08-02 |
| JPH0424797B2 true JPH0424797B2 (ja) | 1992-04-28 |
Family
ID=22744053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169409A Granted JPS57123593A (en) | 1980-10-27 | 1981-10-22 | Jfet dynamic memory |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4423490A (ja) |
| EP (1) | EP0050772A3 (ja) |
| JP (1) | JPS57123593A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542481A (en) * | 1983-01-31 | 1985-09-17 | International Business Machines Corporation | One-device random access memory cell having enhanced capacitance |
| JPH04218959A (ja) * | 1990-10-18 | 1992-08-10 | Mitsubishi Electric Corp | 半導体装置およびその制御方法 |
| JPH04188869A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 接合型電界効果トランジスタとキャパシタとを含む半導体記憶装置およびその製造方法 |
| KR940002835B1 (ko) * | 1991-04-17 | 1994-04-04 | 재단법인 한국전자통신연구소 | 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 |
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