JPH0424969A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0424969A JPH0424969A JP2124742A JP12474290A JPH0424969A JP H0424969 A JPH0424969 A JP H0424969A JP 2124742 A JP2124742 A JP 2124742A JP 12474290 A JP12474290 A JP 12474290A JP H0424969 A JPH0424969 A JP H0424969A
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- JP
- Japan
- Prior art keywords
- region
- gate
- floating gate
- conductivity type
- control gate
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
- H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置に関し、特に、高速でのデー
タ読み出しに適した電荷蓄積型半導体記憶装置（以下、
ＥＦＲＯＭと称する。）に適用して好適な半導体記憶装
置に関する。
タ読み出しに適した電荷蓄積型半導体記憶装置（以下、
ＥＦＲＯＭと称する。）に適用して好適な半導体記憶装
置に関する。
（従来の技術）
第３図は、従来の半導体装″ｉｔ（ＥＦＲＯＭ）の断面
図である。この第３図に示すように、ＥＦＲＯＭは、ソ
ースＳとドレインＤの間のチャネルＣ上に、浮遊ゲート
（フローティングゲート）ＦＧとコントロールゲー）Ｃ
Ｇが絶縁膜１１゜Ｉ２を介して積層されている。そして
、コントロールゲートＣＧと浮遊ゲートＦＧの間には容
量成分Ｃ２が存在し、浮遊ゲートＦＧと基盤の間には容
量成分Ｃ１が存在している。
図である。この第３図に示すように、ＥＦＲＯＭは、ソ
ースＳとドレインＤの間のチャネルＣ上に、浮遊ゲート
（フローティングゲート）ＦＧとコントロールゲー）Ｃ
Ｇが絶縁膜１１゜Ｉ２を介して積層されている。そして
、コントロールゲートＣＧと浮遊ゲートＦＧの間には容
量成分Ｃ２が存在し、浮遊ゲートＦＧと基盤の間には容
量成分Ｃ１が存在している。
このようなＥＦＲＯＭにおいて、格納データの“１”ま
たは“０”の判定は、浮遊ゲートＦＧの電荷の蓄積の有
無により生じるスレッシュホールド電圧（しきい値電圧
）の差によって行なわれる。
たは“０”の判定は、浮遊ゲートＦＧの電荷の蓄積の有
無により生じるスレッシュホールド電圧（しきい値電圧
）の差によって行なわれる。
つまり、浮遊ゲートＦＧに電荷が蓄積されていない場合
を、情報が書き込まれていないとして、“１２が格納さ
れているとする。この場合は、しきい値電圧は第１の値
（後述の第２の値よりも小さい値）をとる。一方、ドレ
インＤとコントロールゲートＣＧに高い電圧を印加する
と、ホットエレクトロンが発生し、これが浮遊ゲートＦ
Ｇに注入、蓄積される。これにより、しきい値電圧は、
前記第１の値よりも大きい、第２の値となる。つまり、
しきい値電圧が大きくなる。この状態を、情報が書き込
まれているとして、“０”が格納されているとしている
。
を、情報が書き込まれていないとして、“１２が格納さ
れているとする。この場合は、しきい値電圧は第１の値
（後述の第２の値よりも小さい値）をとる。一方、ドレ
インＤとコントロールゲートＣＧに高い電圧を印加する
と、ホットエレクトロンが発生し、これが浮遊ゲートＦ
Ｇに注入、蓄積される。これにより、しきい値電圧は、
前記第１の値よりも大きい、第２の値となる。つまり、
しきい値電圧が大きくなる。この状態を、情報が書き込
まれているとして、“０”が格納されているとしている
。
いま、コントロールゲートＣＧに第４図に示す読み出し
ゲート電圧ｖ６を印加する。この時得られるドレイン電
流Ｉ、の有無（大きさ）を、図示しないセンスアンブリ
ファイアで判定すれば、情報の読み出しを行うことがで
きる。例えば、“１” （消去状態）のセルでは、読み
出しゲート電圧Ｖｃはこのときのスレッシュホールド電
圧Ｖ よりも大きく、このためトルイン電流ｌ。
ゲート電圧ｖ６を印加する。この時得られるドレイン電
流Ｉ、の有無（大きさ）を、図示しないセンスアンブリ
ファイアで判定すれば、情報の読み出しを行うことがで
きる。例えば、“１” （消去状態）のセルでは、読み
出しゲート電圧Ｖｃはこのときのスレッシュホールド電
圧Ｖ よりも大きく、このためトルイン電流ｌ。
ＨＩ
が流れる。このときを、“１”が読み出されたとする。
一方、
＃０＃
（書き込み状態）
のセルでは、
読み出しゲートＶｃはスレッシュホールド電圧Ｖ よ
りも小さく、このためドレイン電流ｌＤＨ２ は流れない。このときを、“０′が読み出されたとする
。
りも小さく、このためドレイン電流ｌＤＨ２ は流れない。このときを、“０′が読み出されたとする
。
一般に用いられる簡単なドレイン電流Ｉ、の式で表わさ
れる。ここでμは移動度、εｏｘは絶縁膜の誘電率、Ｌ
はチャネル長さ、Ｗはチャネル幅、Ｔ は絶縁膜厚さ、
■ はゲート反転電圧、■。
れる。ここでμは移動度、εｏｘは絶縁膜の誘電率、Ｌ
はチャネル長さ、Ｗはチャネル幅、Ｔ は絶縁膜厚さ、
■ はゲート反転電圧、■。
Ｏｘ ｔ
はドレイン電圧、■ はソース電圧、ＶＧはゲート電圧
である。
である。
従来、上記各定数は、セルの書き込み特性、信頼性等か
ら最適値に設定されていた。ゲートはコントロールゲー
トＣＧと浮遊ゲートＦＧの２層構造である。このため、
コントロールゲートＣＧに加えた読み出しゲート電圧■
。は、容量成分Ｃ１と容量成分Ｃ２とで分圧され、更に
ゲート反転電圧Ｖ０は書き込み特性により制限される。
ら最適値に設定されていた。ゲートはコントロールゲー
トＣＧと浮遊ゲートＦＧの２層構造である。このため、
コントロールゲートＣＧに加えた読み出しゲート電圧■
。は、容量成分Ｃ１と容量成分Ｃ２とで分圧され、更に
ゲート反転電圧Ｖ０は書き込み特性により制限される。
一方、紫外線の照射等を行えば、浮遊ゲートＦＧ中の電
荷に対して、浮遊ゲートＦＧを囲む絶縁層のエネルギー
障壁を乗り越えるに十分なエネルギーを与えることがで
きる。その電荷を浮遊ゲートから放電させて、書き込み
状態“０”を消去状態“１”とすることができる。
荷に対して、浮遊ゲートＦＧを囲む絶縁層のエネルギー
障壁を乗り越えるに十分なエネルギーを与えることがで
きる。その電荷を浮遊ゲートから放電させて、書き込み
状態“０”を消去状態“１”とすることができる。
（発明が解決しようとする課題）
近年、マイクロコンピュータなどのプロセッサの高速化
に伴い、ＥＦＲＯＭなどの半導体装置にも高速応答性か
要求されるようになってきている。
に伴い、ＥＦＲＯＭなどの半導体装置にも高速応答性か
要求されるようになってきている。
ＥＦＲＯＭの読み出し速度を決める要素の一つとして、
“１″状態の素子のドレイン電流１ｏの値の大きさが挙
げられる。“１”状態の読み出し時には、ドレイン電流
ＩＤが流れるのを、図示しないセンスアンブリファイア
で感知する。即チ、センスアンブリファイアは、ドレイ
ン電流ＩＤが流れ始め、その値が徐々に上昇し、ある程
度大きくなってから“１”と判定する。このため、デー
タ読み出し時に“１”状態のセルに流れるドレイン電流
ＩＤが大きいほうが、センスアンブリファイアは速く応
答し、高速動作を行なうことになる。
“１″状態の素子のドレイン電流１ｏの値の大きさが挙
げられる。“１”状態の読み出し時には、ドレイン電流
ＩＤが流れるのを、図示しないセンスアンブリファイア
で感知する。即チ、センスアンブリファイアは、ドレイ
ン電流ＩＤが流れ始め、その値が徐々に上昇し、ある程
度大きくなってから“１”と判定する。このため、デー
タ読み出し時に“１”状態のセルに流れるドレイン電流
ＩＤが大きいほうが、センスアンブリファイアは速く応
答し、高速動作を行なうことになる。
これに対し、従来の２層ゲート構造のセルにおいては、
読み出しと書き込みを、１つのチャネルで行なっていた
。しかも、そのチャネルは浮遊ゲートＦＧの下方に位置
するものである。そのため、書込み特性に影響する短チ
ャンネル効果を抑えるためにＢ濃度を高くすると、逆に
読み出し電流ＩＤが低下するという難点があった。また
、２層であるために、コントロールゲートＣＧに加えら
れたゲート電圧Ｖ。は、容量成分Ｃ１と容量成分Ｃ２で
分圧される。このため、同じトランジスタサイズの１層
のものに比べて、チャネル形成が遅れるだけでなく、チ
ャンネル形成に直接役立つ電圧が低下する為、電流■、
が少なくなる。
読み出しと書き込みを、１つのチャネルで行なっていた
。しかも、そのチャネルは浮遊ゲートＦＧの下方に位置
するものである。そのため、書込み特性に影響する短チ
ャンネル効果を抑えるためにＢ濃度を高くすると、逆に
読み出し電流ＩＤが低下するという難点があった。また
、２層であるために、コントロールゲートＣＧに加えら
れたゲート電圧Ｖ。は、容量成分Ｃ１と容量成分Ｃ２で
分圧される。このため、同じトランジスタサイズの１層
のものに比べて、チャネル形成が遅れるだけでなく、チ
ャンネル形成に直接役立つ電圧が低下する為、電流■、
が少なくなる。
つまり、従来の２層ゲート構造のセルでは、情報の読み
出しと書き込みを浮遊ゲートＦＧ下の同一チャネルで行
なうために、１層ゲートのトランジスタよりもドレイン
電流ＩＤを規制する要素が多く、高速読み出し動作の妨
げになっていた。
出しと書き込みを浮遊ゲートＦＧ下の同一チャネルで行
なうために、１層ゲートのトランジスタよりもドレイン
電流ＩＤを規制する要素が多く、高速読み出し動作の妨
げになっていた。
本発明は、上記に鑑みてなされたもので、その目的は、
記憶された情報、特に“１”データを高速で読み出しす
ることのできる電荷蓄積型の半導体記憶装置を提供する
ことにある。
記憶された情報、特に“１”データを高速で読み出しす
ることのできる電荷蓄積型の半導体記憶装置を提供する
ことにある。
（課題を解決するための手段）
本発明の第１の半導体記憶装置は、第１導電型半導体基
板の表面にチャネル領域を挟んでソース領域及びドレイ
ン領域を形成し、前記チャネル領域の上方に第１絶縁膜
を介してフローティングゲートを形成し、そのフローテ
ィングゲートの上方に第２絶縁膜を介して第１コントロ
ールゲートを形成した記憶素子の複数を有する半導体記
憶装置において、 前記チャネル領域のうちの前記ソース領域側の上方に第
３絶縁膜を介して、前記第１コントロールゲートと電気
的に導通ずる第２コントロールゲートを形成することに
より選択トランジスタを形成し、 前記チャネル領域のうち、前記第２コントロールゲート
の下方部分を第１導電型層とし、前記フローティングゲ
ートの下方部分を第２導電型層としたものとして構成さ
れる。
板の表面にチャネル領域を挟んでソース領域及びドレイ
ン領域を形成し、前記チャネル領域の上方に第１絶縁膜
を介してフローティングゲートを形成し、そのフローテ
ィングゲートの上方に第２絶縁膜を介して第１コントロ
ールゲートを形成した記憶素子の複数を有する半導体記
憶装置において、 前記チャネル領域のうちの前記ソース領域側の上方に第
３絶縁膜を介して、前記第１コントロールゲートと電気
的に導通ずる第２コントロールゲートを形成することに
より選択トランジスタを形成し、 前記チャネル領域のうち、前記第２コントロールゲート
の下方部分を第１導電型層とし、前記フローティングゲ
ートの下方部分を第２導電型層としたものとして構成さ
れる。
本発明の第２の半導体記憶装置は、前記第１の装置にお
いて前記第２導電型層の不純物濃度を、前記フローティ
ングゲートに電荷が蓄積されたときに、第１導電型に反
転する濃度に設定したものとして構成される。
いて前記第２導電型層の不純物濃度を、前記フローティ
ングゲートに電荷が蓄積されたときに、第１導電型に反
転する濃度に設定したものとして構成される。
本発明の第３の半導体記憶装置は、前記第２の装置にお
いて、前記第１及び第２導電型層の下層を第１導電型層
と同種で高濃度に設定したものとして構成される。
いて、前記第１及び第２導電型層の下層を第１導電型層
と同種で高濃度に設定したものとして構成される。
（作 用）
第１導電型（Ｐ型）半導体基板においてチャネルのうち
の浮遊ゲートの下方のチャネルでは、その浮遊ゲートに
電荷が蓄積された時に第１導電型（Ｐ型）に反転する程
度の濃度に第２導電型（Ｎ型）低濃度領域を形成してい
る。一方、チャネルのうちの制御ゲートの下方のチャネ
ルを第１導電型（Ｐ型）低濃度領域としている。これに
より、“１′状態の情報の読み出しは１層のゲートで行
なわれる。これにより、情報の読み出しは高速で行なわ
れる。
の浮遊ゲートの下方のチャネルでは、その浮遊ゲートに
電荷が蓄積された時に第１導電型（Ｐ型）に反転する程
度の濃度に第２導電型（Ｎ型）低濃度領域を形成してい
る。一方、チャネルのうちの制御ゲートの下方のチャネ
ルを第１導電型（Ｐ型）低濃度領域としている。これに
より、“１′状態の情報の読み出しは１層のゲートで行
なわれる。これにより、情報の読み出しは高速で行なわ
れる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例の断面図である。この第１図
において、半導体基板１は例えばＰ型シリコンで構成さ
れている。この基板１の表面には、ソース領域２とドレ
イン領域３がチャネルを介してイオン打ち込みにより形
成されている。チャネル上方のドレイン領域３側には、
第１絶縁膜４を介して、例えばポリシリコンのフローテ
ィングゲート（浮遊ゲート）５が形成されている。そし
て、このフローティングゲート５の上方には、第２絶縁
膜６を介して、例えばポリシリコンの第１コントロール
ゲート（制御ゲート）７が形成される。
において、半導体基板１は例えばＰ型シリコンで構成さ
れている。この基板１の表面には、ソース領域２とドレ
イン領域３がチャネルを介してイオン打ち込みにより形
成されている。チャネル上方のドレイン領域３側には、
第１絶縁膜４を介して、例えばポリシリコンのフローテ
ィングゲート（浮遊ゲート）５が形成されている。そし
て、このフローティングゲート５の上方には、第２絶縁
膜６を介して、例えばポリシリコンの第１コントロール
ゲート（制御ゲート）７が形成される。
このコントロールゲート７は、チャネルの上方のソース
領域２側の第３絶縁膜８の上方に一体的に形成された第
２コントロールゲート７ａを有スる。
領域２側の第３絶縁膜８の上方に一体的に形成された第
２コントロールゲート７ａを有スる。
この第２コントロールゲート７ａは、選択トランジスタ
を構成するものである。
を構成するものである。
更に、チャネルの下方の半導体基板１の深い領域には、
１５０Ａ程度の酸化膜を介して例えば加速電圧８０ｋｅ
ｖでドーズ量Ｉ Ｘ １０１３ｃｍ−２程度のボロン（
Ｂ）のイオン打ち込みにより、Ｐ壁高濃度領域９を形成
している。第１絶縁膜４の下方のチャネル表面には、１
５０Ａ程度の酸化膜を介して例えば加速電圧８０ｋｅｖ
でドーズ量１×１０１２、−２程度の砒素（Ａｓ）のイ
オン打ち込みにより、Ｎ型低濃度領域１０が形成されて
いる。
１５０Ａ程度の酸化膜を介して例えば加速電圧８０ｋｅ
ｖでドーズ量Ｉ Ｘ １０１３ｃｍ−２程度のボロン（
Ｂ）のイオン打ち込みにより、Ｐ壁高濃度領域９を形成
している。第１絶縁膜４の下方のチャネル表面には、１
５０Ａ程度の酸化膜を介して例えば加速電圧８０ｋｅｖ
でドーズ量１×１０１２、−２程度の砒素（Ａｓ）のイ
オン打ち込みにより、Ｎ型低濃度領域１０が形成されて
いる。
このＮ型低濃度領域１０は、フローティングゲート５に
電荷が蓄積された時に、Ｐ型の反転層を形成する程度の
濃度に設定している。更に、第３絶縁膜８の下方のチャ
ネル表面には、１５０人程度の酸化膜を介して例えば加
速電圧４０ｋｅｖでドーズｉｉ２ Ｘ １０１２ｃｍ−
２程度のボｏン（Ｂ）（７）Ｉ’オン打ち込みによりＰ
型紙濃度領域１１を形成している。これにより、第１絶
縁膜４には容量成分Ｃ１が、第２絶縁膜６には容量成分
Ｃ２が、第３絶縁膜８には容量成分Ｃ３がそれぞれ存在
することになる。
電荷が蓄積された時に、Ｐ型の反転層を形成する程度の
濃度に設定している。更に、第３絶縁膜８の下方のチャ
ネル表面には、１５０人程度の酸化膜を介して例えば加
速電圧４０ｋｅｖでドーズｉｉ２ Ｘ １０１２ｃｍ−
２程度のボｏン（Ｂ）（７）Ｉ’オン打ち込みによりＰ
型紙濃度領域１１を形成している。これにより、第１絶
縁膜４には容量成分Ｃ１が、第２絶縁膜６には容量成分
Ｃ２が、第３絶縁膜８には容量成分Ｃ３がそれぞれ存在
することになる。
以上の構成において、“１”状態（消去状態）にあるセ
ルの読み出し時には、チャネルにおけるフローティング
ゲート５の下方がＤ型になる。このため、チャネルに流
れるドレイン電流ＩＤの値は、コントロールゲート７の
読み出し部７ａによって決まる。即ち、コントロールゲ
ート７の読み出し部７ａによって決まる。即ち、コント
ロールゲート７に加えられた読み出しゲート電圧Ｖ。６
は、分圧されることなく容量成分Ｃ３を介してチャネル
に加えられる。
ルの読み出し時には、チャネルにおけるフローティング
ゲート５の下方がＤ型になる。このため、チャネルに流
れるドレイン電流ＩＤの値は、コントロールゲート７の
読み出し部７ａによって決まる。即ち、コントロールゲ
ート７の読み出し部７ａによって決まる。即ち、コント
ロールゲート７に加えられた読み出しゲート電圧Ｖ。６
は、分圧されることなく容量成分Ｃ３を介してチャネル
に加えられる。
つまり、第１絶縁膜４側の書き込み領域と、第３絶縁膜
８側の読み出し領域とが別々に形成されることになる。
８側の読み出し領域とが別々に形成されることになる。
このため、読み出し領域のＰ型紙濃度領域１１の表面濃
度を、書き込み領域とは無関係に薄くして、ドレイン電
流ＩＤを増大させることが可能となる。また、“Ｏ“の
書き込まれているセルでは、フローティングゲート５の
下方のＮ型低濃度領域１０がＰ型に反転する。このため
、“０”の素子のスレッシュホールドレベルは“ドのセ
ルのそれよりも大きくなる。これにより、“１′又は“
０”の判定読み出しが可能となる。
度を、書き込み領域とは無関係に薄くして、ドレイン電
流ＩＤを増大させることが可能となる。また、“Ｏ“の
書き込まれているセルでは、フローティングゲート５の
下方のＮ型低濃度領域１０がＰ型に反転する。このため
、“０”の素子のスレッシュホールドレベルは“ドのセ
ルのそれよりも大きくなる。これにより、“１′又は“
０”の判定読み出しが可能となる。
上記第１図の素子は次のようにして構成される。
即ち、イオンの打ち込みにより、Ｐ壁高濃度領域９、Ｐ
型紙濃度領域１１、Ｎ型低濃度領域１０を順次形成する
。次に、フローティングゲート５、コントロールゲー）
７，７ａを形成し、それらのゲートをマスクとしてドレ
イン、ソース領域３゜２をイオンの打ち込みにより、形
成する。
型紙濃度領域１１、Ｎ型低濃度領域１０を順次形成する
。次に、フローティングゲート５、コントロールゲー）
７，７ａを形成し、それらのゲートをマスクとしてドレ
イン、ソース領域３゜２をイオンの打ち込みにより、形
成する。
フローティングゲート５の下方のＤ型の領域のドレイン
３からの長さを調整すれば、書き込み状態におけるチャ
ネルのピンチオフ点を、ソース２の領域側に近いフロー
ティングゲート５の下方またはその付近に設定すること
ができる。これにより、従来通りの書き込みが可能であ
る。
３からの長さを調整すれば、書き込み状態におけるチャ
ネルのピンチオフ点を、ソース２の領域側に近いフロー
ティングゲート５の下方またはその付近に設定すること
ができる。これにより、従来通りの書き込みが可能であ
る。
また、第１絶縁膜４を第３絶縁膜８より薄くするように
設定しても良い。
設定しても良い。
なお、上記実施例では、エレクトロンのアバランシェ注
入による書き込みの場合を例示したが、第３図に示すよ
うに第１絶縁膜４Ａを薄いトンネル酸化膜にして、トン
ネル効果によりフローティングゲート５にエレクトロン
を注入する構成としても良い。
入による書き込みの場合を例示したが、第３図に示すよ
うに第１絶縁膜４Ａを薄いトンネル酸化膜にして、トン
ネル効果によりフローティングゲート５にエレクトロン
を注入する構成としても良い。
本発明によれば、フローティングゲート中に電子を注入
していないセルの読み出し時にコントロールゲートに加
えられるゲート電圧Ｖ６は、そのほとんどが実際に読み
出しに寄与する電圧となり、また読み出し領域と書き込
み領域とを°’ｌ々にしたので、書き込み特性に左右さ
れずに７レツシユホールド電圧を下げることが可能にな
り、このため・高速動作に対応した半導体記憶装置を得
ることができる。
していないセルの読み出し時にコントロールゲートに加
えられるゲート電圧Ｖ６は、そのほとんどが実際に読み
出しに寄与する電圧となり、また読み出し領域と書き込
み領域とを°’ｌ々にしたので、書き込み特性に左右さ
れずに７レツシユホールド電圧を下げることが可能にな
り、このため・高速動作に対応した半導体記憶装置を得
ることができる。
第１図及び第２図は本発明の第１実然；例及び第２実施
例の一部を示す断面図、第３図は従来の半導体記憶装置
の一部を示す断面図、第４１図は第３図の装置の特性図
である。 １・・・Ｐ型半導体基板、２・・・ソース領域、３・・
・ドレイン領域、４・・・第１絶縁膜、５・・・フロー
テイングゲート、６・・・第２絶縁膜、７・・・コント
ロールゲート、８・・・第３絶縁膜、９・・・Ｐ型高濃
度領域、１０・・・Ｎ型低濃度領域、１］・・・Ｐ型低
濃度領域。
例の一部を示す断面図、第３図は従来の半導体記憶装置
の一部を示す断面図、第４１図は第３図の装置の特性図
である。 １・・・Ｐ型半導体基板、２・・・ソース領域、３・・
・ドレイン領域、４・・・第１絶縁膜、５・・・フロー
テイングゲート、６・・・第２絶縁膜、７・・・コント
ロールゲート、８・・・第３絶縁膜、９・・・Ｐ型高濃
度領域、１０・・・Ｎ型低濃度領域、１］・・・Ｐ型低
濃度領域。
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板の表面にチャネル領域を挟ん
でソース領域及びドレイン領域を形成し、前記チャネル
領域の上方に第１絶縁膜を介してフローティングゲート
を形成し、そのフローティングゲートの上方に第２絶縁
膜を介して第１コントロールゲートを形成した記憶素子
の複数を有する半導体記憶装置において、 前記チャネル領域のうちの前記ソース領域側の上方に第
３絶縁膜を介して、前記第１コントロールゲートと電気
的に導通する第２コントロールゲートを形成することに
より選択トランジスタを形成し、 前記チャネル領域のうち、前記第２コントロールゲート
の下方部分を第１導電型層とし、前記フローティングゲ
ートの下方部分を第２導電型層とした、 ことを特徴とする半導体記憶装置。 ２、前記第２導電型層の不純物濃度を、前記フローティ
ングゲートに電荷が蓄積されたときに、第１導電型に反
転する濃度に設定した ことを特徴とする、請求項１記載の半導体記憶装置。 ３、前記第１及び第２導電型層の下層を第１導電型層と
同種で高濃度に設定した ことを特徴とする、請求項２記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124742A JPH0424969A (ja) | 1990-05-15 | 1990-05-15 | 半導体記憶装置 |
| EP19910107883 EP0457311A3 (en) | 1990-05-15 | 1991-05-15 | Semiconductor memory cell |
| KR1019910007837A KR910020740A (ko) | 1990-05-15 | 1991-05-15 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124742A JPH0424969A (ja) | 1990-05-15 | 1990-05-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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