JPH04250518A - パネル装置 - Google Patents
パネル装置Info
- Publication number
- JPH04250518A JPH04250518A JP3001148A JP114891A JPH04250518A JP H04250518 A JPH04250518 A JP H04250518A JP 3001148 A JP3001148 A JP 3001148A JP 114891 A JP114891 A JP 114891A JP H04250518 A JPH04250518 A JP H04250518A
- Authority
- JP
- Japan
- Prior art keywords
- data
- touch panel
- output
- input
- code data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Position Input By Displaying (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、タッチパネルを用いた
パネル装置に関するものである。
パネル装置に関するものである。
【０００２】
【従来の技術】従来の電極接触型のタッチパネルを用い
たパネル装置は、タッチパネルの行（ＲＯＷ）電極及び
列（ＣＯＬ）電極を１本ずつ入力ポートと出力ポートに
それぞれ接続した構造であった。そして図６に示すよう
に、このようなパネル装置５０は、出力ポートと入力ポ
ートの個々のピンを信号線５１、５２によってＣＰＵ３
０の出力ポートと入力ポートの対応したピンにそのまま
接続して使用していた。
たパネル装置は、タッチパネルの行（ＲＯＷ）電極及び
列（ＣＯＬ）電極を１本ずつ入力ポートと出力ポートに
それぞれ接続した構造であった。そして図６に示すよう
に、このようなパネル装置５０は、出力ポートと入力ポ
ートの個々のピンを信号線５１、５２によってＣＰＵ３
０の出力ポートと入力ポートの対応したピンにそのまま
接続して使用していた。
【０００３】このパネル装置５０からの入力処理は、図
７に示すように、制御部であるＣＰＵ３０より、タッチ
パネルのひとつの行電極に対応したビットのみ他のビッ
トと異なる値にセットした行駆動ビットパターンを、そ
のままＲＯＷデータとして書き込み（ステップｓ１１）
、タッチパネルの列電極とビット対応の列出力ビットパ
ターンを、そのままＣＯＬデータとして読み出す（ｓ１
２）。ＣＰＵ３０は、このＣＯＬデータの１ビットだけ
が他のビットと異なった値であると判定すると（ｓ１３
）、このビットに対応した列電極とＲＯＷデータで指定
した駆動中の行電極との交点にあるスイッチがオンにな
っているのであるから、そのスイッチの位置を判定し、
それに応じた処理、例えばタッチパネル上のタッチ位置
に割り当てられた特定のコマンドの実行を行なう（ｓ１
４）。ＣＯＬデータの全ビットが同じ値の場合、ＣＰＵ
３０は現在の行上にオンになったスイッチはないとして
、次に駆動すべき行が残っているならば（ｓ５）、同様
のＲＯＷデータの書き込み、ＣＯＬデータの読み出し、
判定処理を繰り返す。
７に示すように、制御部であるＣＰＵ３０より、タッチ
パネルのひとつの行電極に対応したビットのみ他のビッ
トと異なる値にセットした行駆動ビットパターンを、そ
のままＲＯＷデータとして書き込み（ステップｓ１１）
、タッチパネルの列電極とビット対応の列出力ビットパ
ターンを、そのままＣＯＬデータとして読み出す（ｓ１
２）。ＣＰＵ３０は、このＣＯＬデータの１ビットだけ
が他のビットと異なった値であると判定すると（ｓ１３
）、このビットに対応した列電極とＲＯＷデータで指定
した駆動中の行電極との交点にあるスイッチがオンにな
っているのであるから、そのスイッチの位置を判定し、
それに応じた処理、例えばタッチパネル上のタッチ位置
に割り当てられた特定のコマンドの実行を行なう（ｓ１
４）。ＣＯＬデータの全ビットが同じ値の場合、ＣＰＵ
３０は現在の行上にオンになったスイッチはないとして
、次に駆動すべき行が残っているならば（ｓ５）、同様
のＲＯＷデータの書き込み、ＣＯＬデータの読み出し、
判定処理を繰り返す。
【０００４】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、タッチパネルの電極本数と同じ本数のＣＰＵの
入出力ポートを使用する必要があるため、タッチパネル
の電極本数が多い場合、ＣＰＵの入出力ポートの余裕が
少なくなり、ＣＰＵの利用が制限されてしまうという問
題がある。また、タッチパネルに対するデータの書き込
みと読み出し、判定はビットパターンで行う必要があり
、ソフトウエアーが複雑で処理も非効率であるという問
題がある。
よれば、タッチパネルの電極本数と同じ本数のＣＰＵの
入出力ポートを使用する必要があるため、タッチパネル
の電極本数が多い場合、ＣＰＵの入出力ポートの余裕が
少なくなり、ＣＰＵの利用が制限されてしまうという問
題がある。また、タッチパネルに対するデータの書き込
みと読み出し、判定はビットパターンで行う必要があり
、ソフトウエアーが複雑で処理も非効率であるという問
題がある。
【０００５】本発明は、上述の問題点に鑑みてなされた
もので、ＣＰＵ搭載基板に格別の回路を追加することな
く、タッチパネルの電極本数に比べ入出力に必要なＣＰ
Ｕの入出力ポート本数が少なくてよく、またＣＰＵ側で
のデータの入出力及び判定をビットパターンではなくコ
ードにより行なうことができるようにした、タッチパネ
ルを用いたパネル装置を提供することを目的とする。
もので、ＣＰＵ搭載基板に格別の回路を追加することな
く、タッチパネルの電極本数に比べ入出力に必要なＣＰ
Ｕの入出力ポート本数が少なくてよく、またＣＰＵ側で
のデータの入出力及び判定をビットパターンではなくコ
ードにより行なうことができるようにした、タッチパネ
ルを用いたパネル装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するため、タッチパネルと共通の基板上に、コードデ
ータを前記タッチパネルの行駆動ビットパターンに変換
して前記タッチパネルに供給するデコーダと、前記タッ
チパネルの列出力ビットパターンをコードデータに変換
するエンコーダと、外部よりコ−ドデータを取り込み前
記デコーダに入力するデータ入力回路と、前記エンコー
ダの出力コードデータを外部へ出力するデータ出力回路
とを設けるという主たる構成を備えたものであって、ま
た前記データ入力回路と前記データ出力回路は共通の信
号線を用いて外部とデータを入出力するようにした構成
、あるいは前記データ入力回路は外部よりコードデータ
をシリアルに取り込みパラレルデータに変換してデコー
ダに入力し、前記データ出力回路はエンコーダの出力コ
ードデータを外部にシリアルに出力するようにした構成
を備えたものである。
決するため、タッチパネルと共通の基板上に、コードデ
ータを前記タッチパネルの行駆動ビットパターンに変換
して前記タッチパネルに供給するデコーダと、前記タッ
チパネルの列出力ビットパターンをコードデータに変換
するエンコーダと、外部よりコ−ドデータを取り込み前
記デコーダに入力するデータ入力回路と、前記エンコー
ダの出力コードデータを外部へ出力するデータ出力回路
とを設けるという主たる構成を備えたものであって、ま
た前記データ入力回路と前記データ出力回路は共通の信
号線を用いて外部とデータを入出力するようにした構成
、あるいは前記データ入力回路は外部よりコードデータ
をシリアルに取り込みパラレルデータに変換してデコー
ダに入力し、前記データ出力回路はエンコーダの出力コ
ードデータを外部にシリアルに出力するようにした構成
を備えたものである。
【０００７】
【作用】本発明は上述の構成によって、パネル装置はデ
ータ入出力をビットパターンよりビット数がはるかに少
ないコードにより行うため、パネル装置を制御するＣＰ
Ｕの入出力ポートの必要とする本数を大幅に減らすこと
ができる。このポート本数は、データ入出力に共通の信
号線を用いる構成によれば、さらに半減できる。また、
データの入出力をシリアルに行なう構成によれば、必要
なポート本数は極めて少なくできる。
ータ入出力をビットパターンよりビット数がはるかに少
ないコードにより行うため、パネル装置を制御するＣＰ
Ｕの入出力ポートの必要とする本数を大幅に減らすこと
ができる。このポート本数は、データ入出力に共通の信
号線を用いる構成によれば、さらに半減できる。また、
データの入出力をシリアルに行なう構成によれば、必要
なポート本数は極めて少なくできる。
【０００８】またＣＰＵ側では、データの書き込み、読
み出し、判定の処理をビットパターンではなくコードに
より行なうことができるため、ソフトウエアを簡略にし
、処理効率も改善できる。
み出し、判定の処理をビットパターンではなくコードに
より行なうことができるため、ソフトウエアを簡略にし
、処理効率も改善できる。
【０００９】
【実施例】（実施例１）以下、本発明の実施例を図面に
基づいて説明する。
基づいて説明する。
【００１０】図１は本発明の一実施例によるパネル装置
の概略構成図である。ただし、この図はパネル装置の機
能的構成を説明するためのものであり、構成要素の物理
的な配置や大小関係などを忠実に示したものではない。
の概略構成図である。ただし、この図はパネル装置の機
能的構成を説明するためのものであり、構成要素の物理
的な配置や大小関係などを忠実に示したものではない。
【００１１】図１において、１は電極接触型のタッチパ
ネル（電極マトリックス）であり、２はタッチパネル１
が形成されたガラス基板である。このガラス基板２上に
、タッチパネル１に対するＲＯＷデータとして外部より
入力されるコードデータを保持するラッチ３（データ入
力回路）、このコードデータをビットパターンに変換し
、タッチパネル１に行駆動ビットパターンとして与える
デコーダ４、タッチパネル１の列出力ビットパターンを
コードデータへ変換するエンコーダ５、このコードデー
タ（ＣＯＬデータ）の外部出力を制御するバッファ６（
データ出力回路）が、オンチップガラスとして設けられ
ている。７はガラス基板２のエッジ部分に設けられたコ
ネクタ部である。ラッチ３の入力信号線とバッファ６の
出力信号線の対応ビット間を相互接続した入出力データ
信号線８、ラッチ３の制御信号線９、バッファ６の制御
信号線１０と外部とのインターフェイスは、このコネク
タ部７を介してなされる。
ネル（電極マトリックス）であり、２はタッチパネル１
が形成されたガラス基板である。このガラス基板２上に
、タッチパネル１に対するＲＯＷデータとして外部より
入力されるコードデータを保持するラッチ３（データ入
力回路）、このコードデータをビットパターンに変換し
、タッチパネル１に行駆動ビットパターンとして与える
デコーダ４、タッチパネル１の列出力ビットパターンを
コードデータへ変換するエンコーダ５、このコードデー
タ（ＣＯＬデータ）の外部出力を制御するバッファ６（
データ出力回路）が、オンチップガラスとして設けられ
ている。７はガラス基板２のエッジ部分に設けられたコ
ネクタ部である。ラッチ３の入力信号線とバッファ６の
出力信号線の対応ビット間を相互接続した入出力データ
信号線８、ラッチ３の制御信号線９、バッファ６の制御
信号線１０と外部とのインターフェイスは、このコネク
タ部７を介してなされる。
【００１２】一例として、タッチパネル１の行電極と列
電極の本数が共に１５本であるとすると、行駆動ビット
パタンと列出力ビットパターンは０から１４までの数値
コードで表現できる。したがって、デコーダ４の入力デ
ータとエンコーダ５の出力データは、それぞれ４ビット
のコードデータとなり、外部とのインターフェイスは、
入出力データ信号線８の４本と制御信号線９、１０の２
本で合計６本あれば足りる。
電極の本数が共に１５本であるとすると、行駆動ビット
パタンと列出力ビットパターンは０から１４までの数値
コードで表現できる。したがって、デコーダ４の入力デ
ータとエンコーダ５の出力データは、それぞれ４ビット
のコードデータとなり、外部とのインターフェイスは、
入出力データ信号線８の４本と制御信号線９、１０の２
本で合計６本あれば足りる。
【００１３】この例では、図２に示すように、本パネル
装置２０は４本のデータ用信号線２１により制御部であ
るＣＰＵ３０の４本の入出力ポートと接続し、２本の制
御用信号線２２、２３によりＣＰＵ３０の２本の出力ポ
ートと接続して使用することができ、同じ電極本数のタ
ッチパネルを用いた従来のパネル装置に比べ、必要とな
るＣＰＵ３０の入出力ポート本数は激減する。
装置２０は４本のデータ用信号線２１により制御部であ
るＣＰＵ３０の４本の入出力ポートと接続し、２本の制
御用信号線２２、２３によりＣＰＵ３０の２本の出力ポ
ートと接続して使用することができ、同じ電極本数のタ
ッチパネルを用いた従来のパネル装置に比べ、必要とな
るＣＰＵ３０の入出力ポート本数は激減する。
【００１４】本パネル装置２０によるデータ入力処理は
基本的には従来装置の場合と同様であって、図５のよう
に示されるが、ＣＰＵ３０側の処理はコードデータで行
なわれ、また制御信号９、１０の制御が追加される。
基本的には従来装置の場合と同様であって、図５のよう
に示されるが、ＣＰＵ３０側の処理はコードデータで行
なわれ、また制御信号９、１０の制御が追加される。
【００１５】すなわち、ＣＰＵ３０はタッチパネル１の
ひとつの行を指定する４ビットコード（ＲＯＷデータ）
を書き込み、制御信号線９をオン、オフさせることによ
り、ＲＯＷデータをラッチ３に保持させる（ｓ１）。そ
うすると、デコーダ４よりＲＯＷデータに対応した行駆
動ビットパターンがタッチパネル１に印加される。次に
ＣＰＵ３０は、制御信号１０をアクティブにしてエンコ
ーダ５の出力データをバッファ６を通じて出力させ、こ
のデータすなわち列出力ビットパターンをエンコードし
たＣＯＬデータを読み出し（ｓ２）、その値よりオンし
たスイッチの有無を判定し（ｓ３）、オンしたスイッチ
があれば、その位置を判定し、それに応じた処理を行な
う（ｓ４）。オンのスイツチを検知しない場合は、選択
すべき行電極が残っていれば（ｓ５）、次の行に関して
同様の処理を行なう。
ひとつの行を指定する４ビットコード（ＲＯＷデータ）
を書き込み、制御信号線９をオン、オフさせることによ
り、ＲＯＷデータをラッチ３に保持させる（ｓ１）。そ
うすると、デコーダ４よりＲＯＷデータに対応した行駆
動ビットパターンがタッチパネル１に印加される。次に
ＣＰＵ３０は、制御信号１０をアクティブにしてエンコ
ーダ５の出力データをバッファ６を通じて出力させ、こ
のデータすなわち列出力ビットパターンをエンコードし
たＣＯＬデータを読み出し（ｓ２）、その値よりオンし
たスイッチの有無を判定し（ｓ３）、オンしたスイッチ
があれば、その位置を判定し、それに応じた処理を行な
う（ｓ４）。オンのスイツチを検知しない場合は、選択
すべき行電極が残っていれば（ｓ５）、次の行に関して
同様の処理を行なう。
【００１６】本パネル装置２０の場合、タッチパネル１
の行電極本数をｍ，列電極本数をｎとすれば、必要とす
るＣＰＵ３０の入出力ポート本数はｍａｘ（α、β）＋
２となる。ここで、αは（数１）、βは（数２）による
。よってｍａｘ（α、β）＞４であれば、必要な本数は
ｍ＋ｎ（従来装置で必要な入出力ポート本数）より少な
くなることは明らかである。また、ＣＰＵ３０側には格
別の回路を追加するものではないので、ＣＰＵ３０の搭
載基板に余分なスペースを確保する必要は生じない。
の行電極本数をｍ，列電極本数をｎとすれば、必要とす
るＣＰＵ３０の入出力ポート本数はｍａｘ（α、β）＋
２となる。ここで、αは（数１）、βは（数２）による
。よってｍａｘ（α、β）＞４であれば、必要な本数は
ｍ＋ｎ（従来装置で必要な入出力ポート本数）より少な
くなることは明らかである。また、ＣＰＵ３０側には格
別の回路を追加するものではないので、ＣＰＵ３０の搭
載基板に余分なスペースを確保する必要は生じない。
【００１７】
【数１】
【００１８】
【数２】
【００１９】なお、バッファ６を省き、ＲＯＷデータの
入力とＣＯＬデータの出力を別々のデータ信号線を用い
て行なうように変更することも可能である（バッファ６
は省いてよい）。この場合、それぞれのデータ信号線を
ＣＰＵ３０の別々の入出力ポートに接続する必要がある
が、それでもタッチパネル１の電極本数が極端に少なく
なければ、必要ポート本数を従来より充分少なくできる
。
入力とＣＯＬデータの出力を別々のデータ信号線を用い
て行なうように変更することも可能である（バッファ６
は省いてよい）。この場合、それぞれのデータ信号線を
ＣＰＵ３０の別々の入出力ポートに接続する必要がある
が、それでもタッチパネル１の電極本数が極端に少なく
なければ、必要ポート本数を従来より充分少なくできる
。
【００２０】図３は本発明の他の実施例によるパネル装
置の概略構成図であって、図１と同等部は同一の符号に
よりしめされている。
置の概略構成図であって、図１と同等部は同一の符号に
よりしめされている。
【００２１】本パネル装置は、図１に示したパネル装置
におけるデータ入力回路としてのラッチ３をシリアル／
パラレル変換器３１に置き換え、データ出力回路として
のバッファ６をパラレル／シリアル変換器３２に置き換
え、ＲＯＷデータ（コードデータ）の入力とＣＯＬデー
タ（コードデータ）の出力をシリアルに行なうようにし
たものである。ＲＯＷデータはコードデータとして外部
より１ビットずつシリアルに入力し、シリアル／パラレ
ル変換器３１によりパラレルデータに変換してデコーダ
４に入力する。またエンコーダ５の出力データ（コード
データ）はパラレル／シリアル変換器３２によりシリア
ルデータに変換され１ビットずつシリアルに外部に出力
される。３３は、このデータのシリアル入出力のための
データ信号線３３である。
におけるデータ入力回路としてのラッチ３をシリアル／
パラレル変換器３１に置き換え、データ出力回路として
のバッファ６をパラレル／シリアル変換器３２に置き換
え、ＲＯＷデータ（コードデータ）の入力とＣＯＬデー
タ（コードデータ）の出力をシリアルに行なうようにし
たものである。ＲＯＷデータはコードデータとして外部
より１ビットずつシリアルに入力し、シリアル／パラレ
ル変換器３１によりパラレルデータに変換してデコーダ
４に入力する。またエンコーダ５の出力データ（コード
データ）はパラレル／シリアル変換器３２によりシリア
ルデータに変換され１ビットずつシリアルに外部に出力
される。３３は、このデータのシリアル入出力のための
データ信号線３３である。
【００２２】このようにＲＯＷデータの入力とＣＯＬデ
ータの出力に共通のデータ信号線３３を用いるため、入
力と出力の選択が必要である。３４は、この入出力選択
のための制御信号線である。この制御信号線３４は、シ
リアル／パラレル変換器３１には直接入力するが、パラ
レル／シリアル変換器３２にはインバータ３５により論
理反転されて入力する。３６はデータのシリアル入出力
のタイミング信号を供給するための制御信号線である。
ータの出力に共通のデータ信号線３３を用いるため、入
力と出力の選択が必要である。３４は、この入出力選択
のための制御信号線である。この制御信号線３４は、シ
リアル／パラレル変換器３１には直接入力するが、パラ
レル／シリアル変換器３２にはインバータ３５により論
理反転されて入力する。３６はデータのシリアル入出力
のタイミング信号を供給するための制御信号線である。
【００２３】このような構成であるから、図４に示すよ
うに、本パネル装置４０は１本のデータ用信号線３７に
よりＣＰＵ３０の１本の入出力ポートと接続し、２本の
制御用信号線３８、３９によりＣＰＵ３０の２本の出力
ポートと接続して使用することができる。すなわち、タ
ッチパネル１の行電極及び列電極が何本であっても、Ｃ
ＰＵ３０の入出力ポートを３本必要とするだけである。
うに、本パネル装置４０は１本のデータ用信号線３７に
よりＣＰＵ３０の１本の入出力ポートと接続し、２本の
制御用信号線３８、３９によりＣＰＵ３０の２本の出力
ポートと接続して使用することができる。すなわち、タ
ッチパネル１の行電極及び列電極が何本であっても、Ｃ
ＰＵ３０の入出力ポートを３本必要とするだけである。
【００２４】本パネル装置４０による入力処理は図５に
示す通りであり、前記実施例のパネル装置と基本的には
同じである。ただし、ＲＯＷデータの書き込み（ｓ１）
の場合に、ＣＰＵ３０は出力ポートを介して制御信号線
３４をアクティブにし、入出力ポートよりＲＯＷデータ
を１ビットずつ送出し、これに同期して出力ポートを介
して制御信号線３６をオンオフし、ＲＯＷデータをシリ
アル／パラレル変換器３１に順次取り込ませる。かくし
てＲＯＷデータはパラレルコードに変換されてデコーダ
４に入力し、ビットパターンに変換されてタッチパネル
１に印加される。タッチパネル１の列出力ビットパター
ンはエンコーダ５によってコードデータ（ＣＯＬデータ
）に変換される。ＣＰＵ３０は、制御信号線３４をデア
クティブにした状態で制御信号線３６をオンオフさせ、
パラレル／シリアル変換器３２よりＣＯＬデータをシリ
アルに出力させ、これを入出力ポートより読み出し（ｓ
２）、パラレルデータに戻して、その値によってオンス
イッチの検値（ｓ３）や位置判定、必要な処理（ｓ４）
を行なう。
示す通りであり、前記実施例のパネル装置と基本的には
同じである。ただし、ＲＯＷデータの書き込み（ｓ１）
の場合に、ＣＰＵ３０は出力ポートを介して制御信号線
３４をアクティブにし、入出力ポートよりＲＯＷデータ
を１ビットずつ送出し、これに同期して出力ポートを介
して制御信号線３６をオンオフし、ＲＯＷデータをシリ
アル／パラレル変換器３１に順次取り込ませる。かくし
てＲＯＷデータはパラレルコードに変換されてデコーダ
４に入力し、ビットパターンに変換されてタッチパネル
１に印加される。タッチパネル１の列出力ビットパター
ンはエンコーダ５によってコードデータ（ＣＯＬデータ
）に変換される。ＣＰＵ３０は、制御信号線３４をデア
クティブにした状態で制御信号線３６をオンオフさせ、
パラレル／シリアル変換器３２よりＣＯＬデータをシリ
アルに出力させ、これを入出力ポートより読み出し（ｓ
２）、パラレルデータに戻して、その値によってオンス
イッチの検値（ｓ３）や位置判定、必要な処理（ｓ４）
を行なう。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
は、タッチパネルと共通の基板上に、コードデータを前
記タッチパネルの行駆動ビットパターンに変換して前記
タッチパネルに供給するデコーダと、前記タッチパネル
の列出力ビットパターンをコードデータに変換するエン
コーダと、外部よりコードデータを取り込み前記デコー
ダに入力するデータ入力回路と、前記エンコーダの出力
コードデータを外部へ出力するデータ出力回路とを設け
、さらには前記データ入力回路と前記データ出力回路は
共通の信号線を用いて外部とデータを入出力するように
し、あるいは前記データ入力回路は外部よりコードデー
タをシリアルに取り込みパラレルデータに変換してデコ
ーダに入力し、前記データ出力回路はエンコーダの出力
コードデータを外部にシリアルに出力するようにしたた
め、パネル装置を制御するＣＰＵの入出力ポートの必要
本数を大幅に減らすことができ、またＣＰＵ側でデータ
の書き込み、読み出し、判定の処理をビットパターンで
はなくコードにより行なうことができるので、そのため
のソフトウエアを簡略にし、処理効率も改善できる、と
いう効果を得られる。
は、タッチパネルと共通の基板上に、コードデータを前
記タッチパネルの行駆動ビットパターンに変換して前記
タッチパネルに供給するデコーダと、前記タッチパネル
の列出力ビットパターンをコードデータに変換するエン
コーダと、外部よりコードデータを取り込み前記デコー
ダに入力するデータ入力回路と、前記エンコーダの出力
コードデータを外部へ出力するデータ出力回路とを設け
、さらには前記データ入力回路と前記データ出力回路は
共通の信号線を用いて外部とデータを入出力するように
し、あるいは前記データ入力回路は外部よりコードデー
タをシリアルに取り込みパラレルデータに変換してデコ
ーダに入力し、前記データ出力回路はエンコーダの出力
コードデータを外部にシリアルに出力するようにしたた
め、パネル装置を制御するＣＰＵの入出力ポートの必要
本数を大幅に減らすことができ、またＣＰＵ側でデータ
の書き込み、読み出し、判定の処理をビットパターンで
はなくコードにより行なうことができるので、そのため
のソフトウエアを簡略にし、処理効率も改善できる、と
いう効果を得られる。
【図１】本発明の一実施例によるパネル装置の概略構成
図
図
【図２】図１のパネル装置とＣＰＵとの接続図
【図３】
本発明の他の実施例によるパネル装置の概略構成図
本発明の他の実施例によるパネル装置の概略構成図
【図４】図３のパネル装置とＣＰＵとの接続図
【図５】
図１または図３のパネル装置の入力処理のフローチャー
ト
図１または図３のパネル装置の入力処理のフローチャー
ト
【図６】従来のパネル装置とＣＰＵとの接続図
【図７】
従来のパネル装置の入力処理のフローチャート
従来のパネル装置の入力処理のフローチャート
１ タッチパネル
２ ガラス基板
３ ラッチ
４ デコーダ
５ エンコーダ
６ バッファ
７ コネクタ部
８ データ信号線
９ 制御信号線
１０ 制御信号線
２０ パネル装置
３０ ＣＰＵ
３１ シリアル／パラレル変換器
３２ パラレル／シリアル変換器
３３ データ信号線
３４ 制御信号線
３５ インバータ
３６ 制御信号線
Claims (3)
- 【請求項１】タッチパネルと、コードデータを前記タッ
チパネルの行駆動ビットパターンに変換して前記タッチ
パネルに供給するデコーダと、前記タッチパネルの列出
力ビットパターンをコードデータに変換するエンコーダ
と、外部よりコードデータを取り込み前記デコーダに入
力するデータ入力回路と、前記エンコーダの出力コード
データを外部へ出力するデータ出力回路とを、共通の基
板上に設けてなるパネル装置。 - 【請求項２】データ入力回路とデータ出力回路は共通の
信号線を用いて外部とデータを入出力することを特徴と
する請求項１記載のパネル装置。 - 【請求項３】データ入力回路は外部よりコードデータを
シリアルに取り込みパラレルデータに変換してデコーダ
に入力し、データ出力回路はエンコーダの出力コードデ
ータを外部にシリアルに出力することを特徴とする請求
項１または２記載のパネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001148A JPH04250518A (ja) | 1991-01-09 | 1991-01-09 | パネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001148A JPH04250518A (ja) | 1991-01-09 | 1991-01-09 | パネル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250518A true JPH04250518A (ja) | 1992-09-07 |
Family
ID=11493357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001148A Pending JPH04250518A (ja) | 1991-01-09 | 1991-01-09 | パネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003023A (ja) * | 2009-06-18 | 2011-01-06 | Digital Electronics Corp | タッチパネル駆動装置およびタッチパネル装置 |
-
1991
- 1991-01-09 JP JP3001148A patent/JPH04250518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011003023A (ja) * | 2009-06-18 | 2011-01-06 | Digital Electronics Corp | タッチパネル駆動装置およびタッチパネル装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101145322B (zh) | 驱动一显示器的装置 | |
| JPH0378720B2 (ja) | ||
| EP0357342B1 (en) | Processor array system | |
| JP4027285B2 (ja) | キーパッド装置 | |
| US4998014A (en) | Optical coordinate-input system | |
| JPH04250518A (ja) | パネル装置 | |
| US5777938A (en) | Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers | |
| JPS6362765B2 (ja) | ||
| JP4253752B2 (ja) | プログラマブルコントローラ | |
| JPH0554667A (ja) | 直列データ・並列データ相互変換機能付きメモリ素子 | |
| KR100264194B1 (ko) | 반도체 메모리 장치 | |
| US4841298A (en) | Bit pattern conversion system | |
| JP2922963B2 (ja) | シーケンスコントローラ | |
| JP2006004052A (ja) | キーマトリクス回路装置及びキーマトリクス回路 | |
| JP2591448B2 (ja) | セレクタ回路およびマルチポートメモリセル | |
| JP3177975B2 (ja) | １チップマイクロコンピュータ | |
| KR0168789B1 (ko) | 키 스캔 회로 및 그 제어방법 | |
| JPH02309413A (ja) | スキャンデータ変換回路 | |
| JP2764024B2 (ja) | 記憶装置のテーブル索引方法及び索引装置 | |
| CN114677953A (zh) | 内部译码的led行驱动芯片 | |
| JP3003120B2 (ja) | 記憶装置 | |
| JPH03122739A (ja) | キャッシュメモリ | |
| JPS62150925A (ja) | 素子駆動方法 | |
| JPH0262781A (ja) | メモリ回路 | |
| JPH02306356A (ja) | 多値ヘベルデータバス回路 |