JPH04250571A - 配線長予測装置 - Google Patents
配線長予測装置Info
- Publication number
- JPH04250571A JPH04250571A JP3001016A JP101691A JPH04250571A JP H04250571 A JPH04250571 A JP H04250571A JP 3001016 A JP3001016 A JP 3001016A JP 101691 A JP101691 A JP 101691A JP H04250571 A JPH04250571 A JP H04250571A
- Authority
- JP
- Japan
- Prior art keywords
- wiring length
- wiring
- length
- shortest
- longest
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト設計のフロアプラン段階における配線長予測装置
に関し、特に、フロアプラン時の配線長を精度良く見積
ることのできる配線長予測装置に関する。
アウト設計のフロアプラン段階における配線長予測装置
に関し、特に、フロアプラン時の配線長を精度良く見積
ることのできる配線長予測装置に関する。
【０００３】
【従来の技術】半導体集積回路（以下ＬＳＩと呼ぶ）の
設計は、通常、図７に示す手順で行なわれる。即ち、先
ずステップＳ１１０で設計仕様が与えられると、ステッ
プＳ１２０でシステム設計が行なわれ、機能シミュレー
ション（ステップＳ１２１）により機能的動作を確認し
た後、レジスタトランスファレベルのブロック図に相当
する機能情報が出力される。次に、ステップ１３０で論
理設計が行なわれ、論理シミュレーション（ステップＳ
１３１）により論理的動作を確認した後、ゲートレベル
の論理回路図に相当する論理回路接続情報が出力される
。更に、ステップＳ１４０でレイアウト設計が行なわれ
るが、このステップは更に、チップ上のセル及びブロッ
クの概略構成を決定するフロアプラン（ステップＳ１４
１）、フロアプランの結果に基づいた予測配線長を用い
た論理シミュレーション（ステップＳ１４２）、各セル
の配置を決定する自動配置（ステップＳ１４３）、各信
号の配線を決定する自動配線（ステップＳ１４４）、及
び実配線長を用いた論理シミュレーション（ステップＳ
１４５）の各ステップに分けられ、スイッチングレベル
のマスクパターンが出力される。そしてステップＳ１５
０のマスクパターンのチェックを経て、ステップＳ１６
０でサンプルが作成される。この様な手順を経て設計さ
れたＬＳＩの構成例を図８に示す。
設計は、通常、図７に示す手順で行なわれる。即ち、先
ずステップＳ１１０で設計仕様が与えられると、ステッ
プＳ１２０でシステム設計が行なわれ、機能シミュレー
ション（ステップＳ１２１）により機能的動作を確認し
た後、レジスタトランスファレベルのブロック図に相当
する機能情報が出力される。次に、ステップ１３０で論
理設計が行なわれ、論理シミュレーション（ステップＳ
１３１）により論理的動作を確認した後、ゲートレベル
の論理回路図に相当する論理回路接続情報が出力される
。更に、ステップＳ１４０でレイアウト設計が行なわれ
るが、このステップは更に、チップ上のセル及びブロッ
クの概略構成を決定するフロアプラン（ステップＳ１４
１）、フロアプランの結果に基づいた予測配線長を用い
た論理シミュレーション（ステップＳ１４２）、各セル
の配置を決定する自動配置（ステップＳ１４３）、各信
号の配線を決定する自動配線（ステップＳ１４４）、及
び実配線長を用いた論理シミュレーション（ステップＳ
１４５）の各ステップに分けられ、スイッチングレベル
のマスクパターンが出力される。そしてステップＳ１５
０のマスクパターンのチェックを経て、ステップＳ１６
０でサンプルが作成される。この様な手順を経て設計さ
れたＬＳＩの構成例を図８に示す。
【０００４】本発明が対象としているフロアプランは、
上述のように自動配置、自動配線の処理の前に行なわれ
るもので、一般に、電源線をチップ内の各セルにどのよ
うに供給するかとか、入出力用の端子をチップの周上に
どのような順番で並べるか、ＲＡＭ、ＣＰＵ等の比較的
大きい領域を持つ既設計のブロックをチップのどこに置
くか、また特定の機能を持ったセルのまとまりをどこに
置くか等のチップの概略構成を決定する設計フェーズで
ある。
上述のように自動配置、自動配線の処理の前に行なわれ
るもので、一般に、電源線をチップ内の各セルにどのよ
うに供給するかとか、入出力用の端子をチップの周上に
どのような順番で並べるか、ＲＡＭ、ＣＰＵ等の比較的
大きい領域を持つ既設計のブロックをチップのどこに置
くか、また特定の機能を持ったセルのまとまりをどこに
置くか等のチップの概略構成を決定する設計フェーズで
ある。
【０００５】また、設計の後戻りを少なくするために、
各設計段階で設計検証のためのシミュレーション（計算
機上でのＬＳＩの動作確認）が行なわれている。後ろの
設計工程に行けば行くほど、後戻りに係る時間、人的資
源、計算機資源は大きくかかる。例えば、自動配置配線
後の後戻りは、フロアプランのみのやり直しに比べて、
通常数倍から数十倍の計算機資源がかかる。そこで、後
工程からの後戻りをできるだけ少なくするために、各段
階で行なわれるシミュレーションでは、その段階で得ら
れる情報を十分活用して精度を上げる必要がある。
各設計段階で設計検証のためのシミュレーション（計算
機上でのＬＳＩの動作確認）が行なわれている。後ろの
設計工程に行けば行くほど、後戻りに係る時間、人的資
源、計算機資源は大きくかかる。例えば、自動配置配線
後の後戻りは、フロアプランのみのやり直しに比べて、
通常数倍から数十倍の計算機資源がかかる。そこで、後
工程からの後戻りをできるだけ少なくするために、各段
階で行なわれるシミュレーションでは、その段階で得ら
れる情報を十分活用して精度を上げる必要がある。
【０００６】シミュレーションで確認することは、所望
の時刻に所望の信号が伝達されているか否かであるが、
その際重要なことは信号の伝搬遅延を正しく見積ること
である。信号の伝搬遅延の主な原因は、配線容量による
ものと、ゲートの入力容量によるものである。図９のよ
うな配線の回路モデルを仮定し、出力ゲートの抵抗をＲ
Ｏ、配線容量をＣＬ、入力ゲートの容量をＣＩとすると
、信号の伝搬遅延は次式で与えられる。
の時刻に所望の信号が伝達されているか否かであるが、
その際重要なことは信号の伝搬遅延を正しく見積ること
である。信号の伝搬遅延の主な原因は、配線容量による
ものと、ゲートの入力容量によるものである。図９のよ
うな配線の回路モデルを仮定し、出力ゲートの抵抗をＲ
Ｏ、配線容量をＣＬ、入力ゲートの容量をＣＩとすると
、信号の伝搬遅延は次式で与えられる。
【０００７】
信号の伝搬遅延＝（ＣＩ＋ＣＬ）・ＲＯ従って、ＬＳＩ
を構成するセルが小さくなり、セル間を結ぶ配線幅が細
くなるにつれ、入力ゲート容量ＣＩは小さくなるが、配
線容量ＣＬはフリンジ効果によりそれほど小さくならな
い。つまり、配線の容量による信号の伝搬遅延が入力容
量による遅延に対して無視できなくなる。
を構成するセルが小さくなり、セル間を結ぶ配線幅が細
くなるにつれ、入力ゲート容量ＣＩは小さくなるが、配
線容量ＣＬはフリンジ効果によりそれほど小さくならな
い。つまり、配線の容量による信号の伝搬遅延が入力容
量による遅延に対して無視できなくなる。
【０００８】そこでこの様な伝搬遅延を精度良く見積る
ために、フロアプラン時に予測配線長を精度良く見積る
ことが重要になる。
ために、フロアプラン時に予測配線長を精度良く見積る
ことが重要になる。
【０００９】フロアプラン時の予測配線長は、次の２つ
に分けて考えられる。１つは、チップ内の特定の領域に
まとまって置かれることがわかっているセル同士を結ぶ
信号の予測配線長であり、もう１つは特定の領域間をま
たぐ信号の予測配線長である。前者は、その特定の領域
内に入るセルの数、セル面積総和、その領域自身の面積
等から求めることが多い。後者はフロアプランモデルに
依存している。例えば、チップ内の領域（ブロック）を
取り囲むように配線領域（チャネル）が定義されている
ビルディングブロックモデルの場合は、ブロック及びチ
ャネル上に図１０（ｂ）のようなグラフを定義し、その
グラフの最短経路を結ぶエッジの重みの和として配線長
を予想している。例えば、図１０（ａ）のブロックＢ２
１１の端子２２１とＩ／Ｏブロックの端子２２２間の信
号Ｗ２３１は、同図（ｂ）の太線で示される最短経路と
して扱われ、太線上の各エッジの重みの和がこの配線の
配線長として予想される。この方法ではチャネルを通る
配線の長さは比較的正確に見積ることができる。しかし
ながら、配線長を見積るには都合の良いこのブロック間
チャネルは配線専用の領域であり、セルを置くことが全
くできないので、実現できるＬＳＩの集積度には限界が
ある。
に分けて考えられる。１つは、チップ内の特定の領域に
まとまって置かれることがわかっているセル同士を結ぶ
信号の予測配線長であり、もう１つは特定の領域間をま
たぐ信号の予測配線長である。前者は、その特定の領域
内に入るセルの数、セル面積総和、その領域自身の面積
等から求めることが多い。後者はフロアプランモデルに
依存している。例えば、チップ内の領域（ブロック）を
取り囲むように配線領域（チャネル）が定義されている
ビルディングブロックモデルの場合は、ブロック及びチ
ャネル上に図１０（ｂ）のようなグラフを定義し、その
グラフの最短経路を結ぶエッジの重みの和として配線長
を予想している。例えば、図１０（ａ）のブロックＢ２
１１の端子２２１とＩ／Ｏブロックの端子２２２間の信
号Ｗ２３１は、同図（ｂ）の太線で示される最短経路と
して扱われ、太線上の各エッジの重みの和がこの配線の
配線長として予想される。この方法ではチャネルを通る
配線の長さは比較的正確に見積ることができる。しかし
ながら、配線長を見積るには都合の良いこのブロック間
チャネルは配線専用の領域であり、セルを置くことが全
くできないので、実現できるＬＳＩの集積度には限界が
ある。
【００１０】そこで、ブロック間チャネルのような配線
専用の領域を定義することなく、図１１に示すような、
高密度のＬＳＩの設計に適している配置可能領域を定義
するタイプのフロアプランモデルが提案されている。こ
のフロアプランモデルに対しては、配置領域から外への
ビル配線の見積りはチップ内の平均配線長の定数倍とす
る等のように一律に決めていた。しかし、図１２（ａ）
に示すように配置可能領域がチップの対角線上の端にあ
る場合は、この方法では見積りが短すぎる。逆に、図１
２（ｂ）の場合には、見積りが大きくなり過ぎる。この
ように、従来、配置可能領域を用いたフロアプランモデ
ルに対応する精度の良い配線長を見積る方法はなかった
。そのため、せっかくフロアプラン後にシミュレーショ
ンを行なっても適切なフロアプランの変更が行なえず、
自動配置配線後の設計の後戻りとなり、設計時間の短縮
、計算機資源の削減が十分に行なえなかった。
専用の領域を定義することなく、図１１に示すような、
高密度のＬＳＩの設計に適している配置可能領域を定義
するタイプのフロアプランモデルが提案されている。こ
のフロアプランモデルに対しては、配置領域から外への
ビル配線の見積りはチップ内の平均配線長の定数倍とす
る等のように一律に決めていた。しかし、図１２（ａ）
に示すように配置可能領域がチップの対角線上の端にあ
る場合は、この方法では見積りが短すぎる。逆に、図１
２（ｂ）の場合には、見積りが大きくなり過ぎる。この
ように、従来、配置可能領域を用いたフロアプランモデ
ルに対応する精度の良い配線長を見積る方法はなかった
。そのため、せっかくフロアプラン後にシミュレーショ
ンを行なっても適切なフロアプランの変更が行なえず、
自動配置配線後の設計の後戻りとなり、設計時間の短縮
、計算機資源の削減が十分に行なえなかった。
【００１１】
【発明が解決しようとする課題】以上の様に、従来のレ
イアウト設計のフロアプラン段階における配線長予測装
置では、配置可能領域を定義するフロアプランモデルに
対応して精度良く配線長を見積る方法がなく、適切なフ
ロアプランが行なえないために設計時間、計算機資源の
利用が増大するという欠点があった。
イアウト設計のフロアプラン段階における配線長予測装
置では、配置可能領域を定義するフロアプランモデルに
対応して精度良く配線長を見積る方法がなく、適切なフ
ロアプランが行なえないために設計時間、計算機資源の
利用が増大するという欠点があった。
【００１２】本発明は、上記問題点を解決するもので、
その目的は、配置可能領域を定義するフロアプランモデ
ルに対応して精度良く配線長を見積る配線長予測装置を
提供し、大規模ＬＳＩの設計時間、計算機資源、人的資
源の削減を図ることである。 ［発明の構成］
その目的は、配置可能領域を定義するフロアプランモデ
ルに対応して精度良く配線長を見積る配線長予測装置を
提供し、大規模ＬＳＩの設計時間、計算機資源、人的資
源の削減を図ることである。 ［発明の構成］
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、半導体集積回路のレイアウ
ト設計のフロアプラン段階で複数の論理セルのまとまり
であるモジュールに関連する各信号線の配線長を予測す
る配線長予測装置において、図１に示す如く、前記各信
号線のモジュール間或いはモジュールとＩ／Ｏブロック
間の最短配線長を予測する最短配線長予測手段１１と、
前記各信号線のモジュール間或いはモジュールとＩ／Ｏ
ブロック間の最長配線長を予測する最長配線長予測手段
１３と、前記最短配線長予測手段１１及び前記最長配線
長予測手段１３で予測された最短配線長及び最長配線長
に基づいて予測配線長を求める配線長予測手段１５とを
具備することである。
に、本発明の第１の特徴は、半導体集積回路のレイアウ
ト設計のフロアプラン段階で複数の論理セルのまとまり
であるモジュールに関連する各信号線の配線長を予測す
る配線長予測装置において、図１に示す如く、前記各信
号線のモジュール間或いはモジュールとＩ／Ｏブロック
間の最短配線長を予測する最短配線長予測手段１１と、
前記各信号線のモジュール間或いはモジュールとＩ／Ｏ
ブロック間の最長配線長を予測する最長配線長予測手段
１３と、前記最短配線長予測手段１１及び前記最長配線
長予測手段１３で予測された最短配線長及び最長配線長
に基づいて予測配線長を求める配線長予測手段１５とを
具備することである。
【００１４】
【作用】本発明の配線長予測装置では、最短配線長予測
手段１１で各信号線のモジュール間或いはモジュールと
Ｉ／Ｏブロック間の最短配線長を予測し、最長配線長予
測手段１３で各信号線のモジュール間或いはモジュール
とＩ／Ｏブロック間の最長配線長を予測し、前記最短配
線長予測手段１１及び前記最長配線長予測手段１３で予
測された最短配線長及び最長配線長に基づいて、配線長
予測手段１５で最短配線長と最長配線長の線形和により
予測配線長を求める。つまり、配置可能領域情報を有効
に使用して配線長を予測するので、フロアプラン時の予
測配線長の見積り精度を上げることができる。
手段１１で各信号線のモジュール間或いはモジュールと
Ｉ／Ｏブロック間の最短配線長を予測し、最長配線長予
測手段１３で各信号線のモジュール間或いはモジュール
とＩ／Ｏブロック間の最長配線長を予測し、前記最短配
線長予測手段１１及び前記最長配線長予測手段１３で予
測された最短配線長及び最長配線長に基づいて、配線長
予測手段１５で最短配線長と最長配線長の線形和により
予測配線長を求める。つまり、配置可能領域情報を有効
に使用して配線長を予測するので、フロアプラン時の予
測配線長の見積り精度を上げることができる。
【００１５】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１６】図２に本発明の実施例を示す。同図は本発
明の実施例に係る配線長予測装置の処理の概略フローチ
ャートを示したものである。
明の実施例に係る配線長予測装置の処理の概略フローチ
ャートを示したものである。
【００１７】先ずステップＳ２１で、各セルの接続情報
、各配置可能領域に含まれているセルの名前、各配置可
能領域の形状及び位置等の基本情報を読み込み、次に、
どの信号の配線長を見積りたいかの要求に従って、順次
必要な信号線の配線長を見積っていく。
、各配置可能領域に含まれているセルの名前、各配置可
能領域の形状及び位置等の基本情報を読み込み、次に、
どの信号の配線長を見積りたいかの要求に従って、順次
必要な信号線の配線長を見積っていく。
【００１８】即ち、ステップＳ２２で終了判定を行なっ
た後、ステップＳ２３で見積り対象となる信号名を入力
する。次にステップＳ２４で、その信号線の最短配線長
を求め、ステップＳ２５でその信号線の最長配線長を求
め、ステップＳ２６で、得られた最短配線長及び最長配
線長から予測配線長を求める。そしてステップＳ２２に
戻り、対象となる全ての信号に対してステップＳ２３〜
Ｓ２６の処理が繰り返される。
た後、ステップＳ２３で見積り対象となる信号名を入力
する。次にステップＳ２４で、その信号線の最短配線長
を求め、ステップＳ２５でその信号線の最長配線長を求
め、ステップＳ２６で、得られた最短配線長及び最長配
線長から予測配線長を求める。そしてステップＳ２２に
戻り、対象となる全ての信号に対してステップＳ２３〜
Ｓ２６の処理が繰り返される。
【００１９】次に、最短配線長を求める処理を具体例を
示して説明する。信号線名が入力されると、その信号に
つながる各配置可能領域の位置がわかり、各配置可能領
域が図５（ａ）〜（ｅ）の位置関係にある場合には、予
測される最短配線長は次のように求められる。
示して説明する。信号線名が入力されると、その信号に
つながる各配置可能領域の位置がわかり、各配置可能領
域が図５（ａ）〜（ｅ）の位置関係にある場合には、予
測される最短配線長は次のように求められる。
【００２０】（ａ）の場合、配置可能領域ｉの左辺、右
辺、上辺、下辺のｘ座標（幅方向）とｙ座標（高さ方向
）をそれぞれＬｉ、Ｒｉ、Ｂｉ、Ｔｉとすると、考えら
れる最短配線長は、信号線につながるセルがそれぞれ配
置可能領域１の右辺、配置可能領域２の左辺に隣接し、
相対するように配置された場合である。従って、幅方向
の最短配線長 Ｗｍｉｎ＝Ｌ２−Ｒ１高さ方向の最短
配線長Ｈｍｉｎ＝０ 同様に、（ｂ）の場合は、配置可能領域１の右下、配置
可能領域２の左上に配置された場合で、Ｗｍｉｎ＝Ｌ２
−Ｒ１ Ｈｍｉｎ＝Ｂ１−Ｔ２ （ｃ）の場合は、配置可能領域１の下辺、配置可能領域
２の上辺に配置された場合で、 Ｗｍｉｎ＝０ Ｈｍｉｎ＝Ｂ１−Ｔ２ （ｄ）の場合は、配置可能領域１と配置可能領域２の重
なっているところで隣接して配置された場合で、Ｗｍｉ
ｎ＝０ Ｈｍｉｎ＝０ （ｅ）の場合は、配置可能領域１の下辺、配置可能領域
２の右上、配置可能領域３の左上部分、配置可能領域４
の左辺に隣接して配置された場合で、 Ｗｍｉｎ＝Ｌ４−Ｒ２ Ｈｍｉｎ＝Ｂ１−Ｔ２ これらを式でまとめて表せば、 Ｗｍｉｎ＝ｍａｘ（０， （ｍａｘ（ Ｌ１， …
， Ｌｎ） −ｍｉｎ（Ｒ１， …， Ｒｎ）））
Ｈｍｉｎ＝ｍａｘ（０， （ｍａｘ（ Ｂ１， …，
Ｂｎ） −ｍｉｎ（Ｔ１， …， Ｔｎ））） これ
をアルゴリズムにすると、図３に示すフローチャートに
なる。即ち、ステップＳ３１で変数Ｌ、Ｒ、Ｂ、Ｔの初
期化を行ない、ステップＳ３３で処理対象の信号線につ
ながる配置可能領域ｉの上下左右辺のｘ座標、ｙ座標Ｌ
ｉ、Ｒｉ、Ｂｉ、Ｔｉを基に変数Ｌ、Ｒ、Ｂ、Ｔを更新
して行き、ステップＳ３４で最終的なＷｍｉｎ及びＨｍ
ｉｎを求めている。
辺、上辺、下辺のｘ座標（幅方向）とｙ座標（高さ方向
）をそれぞれＬｉ、Ｒｉ、Ｂｉ、Ｔｉとすると、考えら
れる最短配線長は、信号線につながるセルがそれぞれ配
置可能領域１の右辺、配置可能領域２の左辺に隣接し、
相対するように配置された場合である。従って、幅方向
の最短配線長 Ｗｍｉｎ＝Ｌ２−Ｒ１高さ方向の最短
配線長Ｈｍｉｎ＝０ 同様に、（ｂ）の場合は、配置可能領域１の右下、配置
可能領域２の左上に配置された場合で、Ｗｍｉｎ＝Ｌ２
−Ｒ１ Ｈｍｉｎ＝Ｂ１−Ｔ２ （ｃ）の場合は、配置可能領域１の下辺、配置可能領域
２の上辺に配置された場合で、 Ｗｍｉｎ＝０ Ｈｍｉｎ＝Ｂ１−Ｔ２ （ｄ）の場合は、配置可能領域１と配置可能領域２の重
なっているところで隣接して配置された場合で、Ｗｍｉ
ｎ＝０ Ｈｍｉｎ＝０ （ｅ）の場合は、配置可能領域１の下辺、配置可能領域
２の右上、配置可能領域３の左上部分、配置可能領域４
の左辺に隣接して配置された場合で、 Ｗｍｉｎ＝Ｌ４−Ｒ２ Ｈｍｉｎ＝Ｂ１−Ｔ２ これらを式でまとめて表せば、 Ｗｍｉｎ＝ｍａｘ（０， （ｍａｘ（ Ｌ１， …
， Ｌｎ） −ｍｉｎ（Ｒ１， …， Ｒｎ）））
Ｈｍｉｎ＝ｍａｘ（０， （ｍａｘ（ Ｂ１， …，
Ｂｎ） −ｍｉｎ（Ｔ１， …， Ｔｎ））） これ
をアルゴリズムにすると、図３に示すフローチャートに
なる。即ち、ステップＳ３１で変数Ｌ、Ｒ、Ｂ、Ｔの初
期化を行ない、ステップＳ３３で処理対象の信号線につ
ながる配置可能領域ｉの上下左右辺のｘ座標、ｙ座標Ｌ
ｉ、Ｒｉ、Ｂｉ、Ｔｉを基に変数Ｌ、Ｒ、Ｂ、Ｔを更新
して行き、ステップＳ３４で最終的なＷｍｉｎ及びＨｍ
ｉｎを求めている。
【００２１】次に、最長配線長を求める処理を具体例を
示して説明する。各配置可能領域が図６（ａ）〜（ｅ）
の位置関係にある場合には、予測される最長配線長は次
のように求められる。
示して説明する。各配置可能領域が図６（ａ）〜（ｅ）
の位置関係にある場合には、予測される最長配線長は次
のように求められる。
【００２２】（ａ）の場合、考えられる最長配線長は、
信号線につながるセルがそれぞれ配置可能領域１の左下
、配置可能領域２の右上に配置された場合である。従っ
て、 幅方向の最短配線長 Ｗｍａｘ＝Ｒ２−Ｌ１高さ方向
の最短配線長Ｈｍａｘ＝Ｔ２−Ｂ１同様に、（ｂ）の場
合は、配置可能領域１の左上、配置可能領域２の右下に
配置された場合で、Ｗｍａｘ＝Ｒ２−Ｌ１ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｃ）の場合は、配置可能領域１の右上、配置可能領域
２の左下に配置された場合で、 Ｗｍａｘ＝Ｒ１−Ｌ２ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｄ）の場合は、配置可能領域１の左上、配置可能領域
２の右下に配置された場合で、 Ｗｍａｘ＝Ｒ２−Ｌ１ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｅ）の場合は、配置可能領域１の上辺、配置可能領域
２の左下、配置可能領域３の右下部分、配置可能領域４
の右辺に隣接して配置された場合で、 Ｗｍａｘ＝Ｒ４−Ｌ２ Ｈｍａｘ＝Ｔ１−Ｂ２ これらを式でまとめて表せば、 Ｗｍａｘ＝ｍａｘ（０， （ｍａｘ（ Ｒ１， …
， Ｒｎ） −ｍｉｎ（Ｌ１， …， Ｌｎ）））
Ｈｍａｘ＝ｍａｘ（０， （ｍａｘ（ Ｔ１， …，
Ｔｎ） −ｍｉｎ（Ｂ１， …， Ｂｎ））） これ
をアルゴリズムにすると、図４に示すフローチャートに
なる。即ち、ステップＳ４１で変数Ｌ、Ｒ、Ｂ、Ｔの初
期化を行ない、ステップＳ４３で処理対象の信号線につ
ながる配置可能領域ｉの上下左右辺のｘ座標、ｙ座標Ｌ
ｉ、Ｒｉ、Ｂｉ、Ｔｉを基に変数Ｌ、Ｒ、Ｂ、Ｔを更新
して行き、ステップＳ４４で最終的なＷｍａｘ及びＨｍ
ａｘを求めている。
信号線につながるセルがそれぞれ配置可能領域１の左下
、配置可能領域２の右上に配置された場合である。従っ
て、 幅方向の最短配線長 Ｗｍａｘ＝Ｒ２−Ｌ１高さ方向
の最短配線長Ｈｍａｘ＝Ｔ２−Ｂ１同様に、（ｂ）の場
合は、配置可能領域１の左上、配置可能領域２の右下に
配置された場合で、Ｗｍａｘ＝Ｒ２−Ｌ１ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｃ）の場合は、配置可能領域１の右上、配置可能領域
２の左下に配置された場合で、 Ｗｍａｘ＝Ｒ１−Ｌ２ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｄ）の場合は、配置可能領域１の左上、配置可能領域
２の右下に配置された場合で、 Ｗｍａｘ＝Ｒ２−Ｌ１ Ｈｍａｘ＝Ｔ１−Ｂ２ （ｅ）の場合は、配置可能領域１の上辺、配置可能領域
２の左下、配置可能領域３の右下部分、配置可能領域４
の右辺に隣接して配置された場合で、 Ｗｍａｘ＝Ｒ４−Ｌ２ Ｈｍａｘ＝Ｔ１−Ｂ２ これらを式でまとめて表せば、 Ｗｍａｘ＝ｍａｘ（０， （ｍａｘ（ Ｒ１， …
， Ｒｎ） −ｍｉｎ（Ｌ１， …， Ｌｎ）））
Ｈｍａｘ＝ｍａｘ（０， （ｍａｘ（ Ｔ１， …，
Ｔｎ） −ｍｉｎ（Ｂ１， …， Ｂｎ））） これ
をアルゴリズムにすると、図４に示すフローチャートに
なる。即ち、ステップＳ４１で変数Ｌ、Ｒ、Ｂ、Ｔの初
期化を行ない、ステップＳ４３で処理対象の信号線につ
ながる配置可能領域ｉの上下左右辺のｘ座標、ｙ座標Ｌ
ｉ、Ｒｉ、Ｂｉ、Ｔｉを基に変数Ｌ、Ｒ、Ｂ、Ｔを更新
して行き、ステップＳ４４で最終的なＷｍａｘ及びＨｍ
ａｘを求めている。
【００２３】次に、以上の様にして求まった最短配線長
及び最長配線長から配線長を予測する方法を説明する。 本実施例では、 Ｗ＝ａＷｍｉｎ＋ｂＷｍａｘ Ｈ＝ｃＨｍｉｎ＋ｄＨｍａｘ ａ＋ｂ＝１、ｃ＋ｄ＝１、０≦ａ、ｂ、ｃ、ｄなる線形
和を用いることとする。Ｗは、ＷｍｉｎとＷｍａｘの内
分点になることを利用している。尚、ａ、ｂ、ｃ、ｄを
求めるには、予めフロアプランを行ない、配置可能領域
を設定し、配置しておいたデータを用いて線形回帰を行
なえばよい。
及び最長配線長から配線長を予測する方法を説明する。 本実施例では、 Ｗ＝ａＷｍｉｎ＋ｂＷｍａｘ Ｈ＝ｃＨｍｉｎ＋ｄＨｍａｘ ａ＋ｂ＝１、ｃ＋ｄ＝１、０≦ａ、ｂ、ｃ、ｄなる線形
和を用いることとする。Ｗは、ＷｍｉｎとＷｍａｘの内
分点になることを利用している。尚、ａ、ｂ、ｃ、ｄを
求めるには、予めフロアプランを行ない、配置可能領域
を設定し、配置しておいたデータを用いて線形回帰を行
なえばよい。
【００２４】尚、本発明は本実施例に限定されるもので
はなく、最短配線長、最長配線長、及び予測配線長を求
める方法を変えて実施することも可能である。
はなく、最短配線長、最長配線長、及び予測配線長を求
める方法を変えて実施することも可能である。
【００２５】
【発明の効果】以上の様に本発明によれば、各信号線の
最短配線長及び最長配線長をフロアプランの配置可能領
域情報を使用して予測し、この最短配線長と最長配線長
に基づいて、例えば線形和により予測配線長を求めるの
で、フロアプラン時の予測配線長の見積り精度をより高
くし得る配線長予測装置を提供することができる。
最短配線長及び最長配線長をフロアプランの配置可能領
域情報を使用して予測し、この最短配線長と最長配線長
に基づいて、例えば線形和により予測配線長を求めるの
で、フロアプラン時の予測配線長の見積り精度をより高
くし得る配線長予測装置を提供することができる。
【００２６】その結果、シミュレーションの精度を上げ
ることができ、また、より正確な情報を設計者に提供で
きることにより、設計の後戻り回数を少なくし、設計工
程の短縮、並びに計算機資源及び人的資源の削減を図る
ことができる。
ることができ、また、より正確な情報を設計者に提供で
きることにより、設計の後戻り回数を少なくし、設計工
程の短縮、並びに計算機資源及び人的資源の削減を図る
ことができる。
【図１】クレーム対応図である。
【図２】本発明の実施例に係る配線長予測装置の処理の
概略フローチャートである。
概略フローチャートである。
【図３】最短配線長を求める処理のフローチャートであ
る。
る。
【図４】最長配線長を求める処理のフローチャートであ
る。
る。
【図５】最短配線長を説明するための具体例を示す図で
ある。
ある。
【図６】最長配線長を説明するための具体例を示す図で
ある。
ある。
【図７】半導体集積回路の設計手順を示すフローチャー
トである。
トである。
【図８】設計されたＬＳＩの構成例を示す図である。
【図９】信号の伝搬遅延を説明するための配線の回路モ
デルを示す図である。
デルを示す図である。
【図１０】ビルディングブロック方式での配線長見積り
を説明するための図である。
を説明するための図である。
【図１１】配置可能領域を用いたフロアプランモデルを
説明するための図である。
説明するための図である。
【図１２】配置可能領域を用いたフロアプランモデルで
の配線長見積りを説明するための図である。
の配線長見積りを説明するための図である。
１１ 最短配線長予測手段
１３ 最長配線長予測手段
１５ 配線長予測手段
Claims (1)
- 【請求項１】 半導体集積回路のレイアウト設計のフ
ロアプラン段階で複数の論理セルのまとまりであるモジ
ュールに関連する各信号線の配線長を予測する配線長予
測装置において、前記各信号線のモジュール間或いはモ
ジュールとＩ／Ｏブロック間の最短配線長を予測する最
短配線長予測手段と、前記各信号線のモジュール間或い
はモジュールとＩ／Ｏブロック間の最長配線長を予測す
る最長配線長予測手段と、前記最短配線長予測手段及び
前記最長配線長予測手段で予測された最短配線長及び最
長配線長に基づいて予測配線長を求める配線長予測手段
とを有することを特徴とする配線長予測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001016A JPH04250571A (ja) | 1991-01-09 | 1991-01-09 | 配線長予測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001016A JPH04250571A (ja) | 1991-01-09 | 1991-01-09 | 配線長予測装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250571A true JPH04250571A (ja) | 1992-09-07 |
Family
ID=11489779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001016A Pending JPH04250571A (ja) | 1991-01-09 | 1991-01-09 | 配線長予測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188316A (ja) * | 1992-12-18 | 1994-07-08 | Kawasaki Steel Corp | 論理回路検証方法 |
-
1991
- 1991-01-09 JP JP3001016A patent/JPH04250571A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188316A (ja) * | 1992-12-18 | 1994-07-08 | Kawasaki Steel Corp | 論理回路検証方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6110222A (en) | Layout design method and system for an improved place and route | |
| US6298468B1 (en) | Placement-based pin optimization method and apparatus for computer-aided circuit design | |
| CN101482893B (zh) | 半导体装置制造方法 | |
| JP4368641B2 (ja) | 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 | |
| US10424518B2 (en) | Integrated circuit designing system and a method of manufacturing an integrated circuit | |
| US5963730A (en) | Method for automating top-down design processing for the design of LSI functions and LSI mask layouts | |
| US20090019413A1 (en) | System and method for automatic layout of integrated circuit | |
| US6931610B1 (en) | Method for rapid estimation of wire delays and capacitances based on placement of cells | |
| JP4824785B2 (ja) | コアサイズ見積もり方法、チップサイズ見積もり方法及び設計装置 | |
| US9384309B2 (en) | Global timing modeling within a local context | |
| JP2000099561A (ja) | 半導体装置の電源電圧変動解析装置 | |
| JP2006285445A (ja) | レイアウト設計方法、レイアウト設計プログラム、およびレイアウト設計装置 | |
| US20060136854A1 (en) | Method for placement of pipeline latches | |
| US7596483B1 (en) | Determining timing of integrated circuits | |
| JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
| US6845346B1 (en) | Iterative method of parasitics estimation for integrated circuit designs | |
| JPH033348A (ja) | Ｌｓｉの設計方法 | |
| JPH09232436A (ja) | 論理合成方法及び装置並びに半導体集積回路設計方法 | |
| JPH06125004A (ja) | 半導体集積回路の配線長予測方法 | |
| JPH09269958A (ja) | 自動レイアウト装置 | |
| JPH09146997A (ja) | 自動素子配置方法 | |
| CN118569174A (zh) | 芯片接口时序优化方法、装置、电子设备及存储介质 | |
| JP2788763B2 (ja) | 半導体設計装置及び方法 | |
| JPH09107033A (ja) | レイアウト設計方法および装置 | |
| JPH11282890A (ja) | 回路設計方法 |