JPH04251349A - マルチポートｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダムアクセスを可
能とするＲＡＭ（ランダム・アクセス・メモリ）部と、
シリアルアクセスを可能とするＳＡＭ（シリアル・アク
セス・メモリ）部とが結合されて成るマルチポートＲＡ
Ｍに関し、例えばＲＡＭ部からＳＡＭ部への内部データ
転送を行う必要のあるビデオＲＡＭに適用して有効な技
術に関する。

【０００２】

【従来の技術】従来のビデオＲＡＭにおいては、リード
転送サイクル中も間断なくシリアルリードを行うリアル
タイムデータ転送サイクルを実行するためには、プロセ
ッサ側のクロックであるＤＴ＊／ＯＥ＊（＊はロウアク
ティブを示す）と、ＣＲＴ側のクロックであるＳＣとの
間に厳しいタイミング上の制限があり、またＳＡＭ部の
最終番地を外部で検出し、それに同期して転送サイクル
を挿入する必要があるなど外部制御回路が複雑になると
いう問題があった。このようなリアルタイムデータ転送
サイクルの制限を緩和した方式として、オートロード転
送サイクルがある。このオートロード転送サイクルは、
２系統のデータレジスタを有してＳＡＭ部を構成し、一
方のデータレジスタからデータの読出しが行われている
間に他方のデータレジスタにＲＡＭ部からの１ワード分
のデータ転送を完了させるようにしたものであり、それ
によれば、２系統のデータレジスタから交互にデータ読
出しを行うことにより、連続したシリアル出力を得るこ
とができる。

【０００３】図５には、オートロード転送の動作シーケ
ンスが示される。

【０００４】ＳＡＭ部を形成する２系統のデータレジス
タＤＲ０，ＤＲ１からのデータ読出しはシリアルクロッ
クＳＣに同期して行われる。そして一方のレジスタから
の全データの読出しが完了した後にデータレジスタエン
プティフラグＱＳＦがアサートされ、このフラグＱＳＦ
のアサートタイミングに同期してオートロード転送サイ
クルが実行される。つまり、データレジスタＤＲ０，Ｄ
Ｒ１のうちの一方のレジスタからのデータ読出しが完了
される毎にオートロード転送サイクルが実行され、それ
によってＲＡＭ部からデータレジスタ（すでにデータ読
出しが完了された方のレジスタ）への１ワード分の内部
データ転送が行われる。

【０００５】尚、オートロード転送サイクルについて記
載された文献の例としては、１９８８年８月に株式会社
日立制作所より発行された「日立ＩＣメモリデータブッ
ク」がある。

【０００６】

【発明が解決しようとする課題】上記従来技術について
本発明者が検討したところによれば、以下のような問題
点のあることが見いだされた。

【０００７】上記したオートロード転送方式においては
、データレジスタエンプティフラグＱＳＦがアサートさ
れた場合にプロセッサは次に必要とされるロウアドレス
とＳＡＭ部スタートアドレスをビデオＲＡＭに与えてオ
ートロード転送サイクルを挿入しなければならないため
、言い換えるならＳＡＭ部を構成する２系統のデータレ
ジスタのうちの一方のレジスタからのデータ読出しが完
了される毎にビデオＲＡＭの外部からのデータ転送サイ
クル挿入が不可欠とされるために、当該ビデオＲＡＭが
適用されるシステムにおいて当該ビデオＲＡＭの制御は
、複雑なものとされる。

【０００８】本発明の目的は、外部からの転送サイクル
挿入を省略することができ、それによってシステム設計
の自由度の向上を図ることができるマルチポートＲＡＭ
を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述並びに添付図面から明らかになる
であろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明の内代表的なものの概要を簡単に説明すれば下記の
通りである。

【００１１】すなわち、ＲＡＭ部のアドレスを内部で順
次生成することにより、上記ＲＡＭ部と上記ＳＡＭ部と
の間のワード単位の内部データ転送を制御する制御手段
を含んでマルチポートＲＡＭを形成するものである。こ
のとき、上記内部データ転送の円滑化を図るには、当該
データ転送期間において、外部からのＲＡＭ部のアクセ
ス禁止を示す信号を送出するように上記制御手段を形成
すると良い。また上記ＲＡＭ部のアドレス生成を容易に
行うには、上記ＲＡＭ部の初期アドレスをインクリメン
トすることにより上記ＲＡＭ部のアドレスを順次更新す
るカウンタを設けると良い。また、上記ＳＡＭ部が２系
統のデータレジスタを有して形成される場合には、一方
のデータレジスタからのシリアルデータ出力数が所定値
に達したことを判別する比較回路と、この比較回路の比
較結果に基づいて上記ＲＡＭ部から他方のデータレジス
タへの１ワード分のデータ転送を制御可能なコントロー
ラとを設けて上記制御手段を構成すると良い。

【００１２】

【作用】上記した手段によれば、ＲＡＭ部のアドレスを
内部で順次生成することにより、上記ＲＡＭ部と上記Ｓ
ＡＭ部との間のワード単位の内部データ転送が可能とさ
れ、このことが、外部からのデータ転送サイクル挿入を
不要とし、システム設計の自由度の向上を達成する。

【００１３】

【実施例】図１には本発明の一実施例に係るビデオＲＡ
Ｍが示される。同図に示されるビデオＲＡＭは特に制限
されないが、公知の半導体集積回路製造技術により、単
結晶シリコンなどの一つの半導体基板に形成される。

【００１４】図１に示されるビデオＲＡＭは、ランダム
アクセスを可能とするＲＡＭ部１０と、シリアルアクセ
スを可能とするＳＡＭ部２０と、当該ビデオＲＡＭ全体
の動作制御を司る制御部３０を含む。

【００１５】上記ＲＡＭ部１０は、特に制限されないが
、ダイナミック型メモリセルが複数個マトリクス配置さ
れて成るメモリセルアレイ１１を含む。メモリセルのア
ドレシングは、Ｘ（行）アドレスデコーダ１３の出力に
基づいて所定の一本のワード線を選択レベルに駆動する
動作と、Ｙ（列）アドレスデコーダ１２の出力に基づい
て一対の相補データ線を相補共通データ線選択的に接続
するスイッチ回路の動作に基づいて行われるようになっ
ている。

【００１６】上記ＳＡＭ部２０は、特に制限されないが
、上記ＲＡＭ部１０のデータ入出力系に結合された２系
統のデータレジスタ（ＤＲ０，ＤＲ１）２１，２２と、
それらのシリアル出力側に配置されたセレクタ２５と、
上記データレジスタ２１，２２のアドレス制御を行うた
めのシフトレジスタ２３と、外部から入力されたシリア
ルクロックＳＣを上記シフトレジスタ２３に伝達するた
めのクロックバッファ２４とを含む。

【００１７】シリアルクロックが入力される毎に、シフ
トレジスタ２３によって示されるポインタがシフトされ
、それによってデータレジスタ２１，２２のアドレス指
定が可能とされる。このアドレス指定によって読み出さ
れたデータはセレクタ２５によって選択的に外部出力さ
れる。具体的には、一方のデータレジスタ２１の出力が
選択されている場合において当該レジスタの保持データ
のすべてがシリアルデータとして読み出された後に、セ
レクタ２５によって他方のデータレジスタの出力が選択
され、今度はレジスタ２２の保持データがシリアルデー
タとして読み出され、そしてこのレジスタ２２の保持デ
ータのすべてが読み出された後にセレクタ２５によって
再びデータレジスタ２１の出力が選択される、というよ
うに２系統のデータレジスタ２１，２２からシリアルデ
ータがワード単位で交互に読み出される。このようなセ
レクタ２５の切り換え制御は、後述する比較回路３９の
出力によって可能とされる。

【００１８】また、上記シフトレジスタ２３はプリセッ
ト機能を有し、後述するようにデータレジスタ２１又は
２２の初期アドレスの設定が可能とされる。

【００１９】上記ＲＡＭ１１とデータレジスタ２１，２
２との間には、制御部３０によって動作制御されるゲー
ト回路２６が配置され、このゲート回路２６によってＲ
ＡＭ１１からデータレジスタ２１，２２へ選択的にワー
ド単位のデータ転送が可能とされる。

【００２０】図２には上記制御部３０の詳細な構成が示
される。

【００２１】上記ＲＡＭ部１０からＳＡＭ部２０への内
部データ転送は、外部より設定されたスタートアドレス
より開始される。スタートアドレスをｉ，ｊとすると、
Ｘスタートアドレスｉ及びＹスタートアドレスｊは、Ｘ
スタートアドレスレジスタ３３及びＹスタートアドレス
レジスタ３２を介してコントローラ３４に入力される。 このコントローラ３４には、上記スタートアドレスの他
に、ＲＡＳ＊、ＣＡＳ＊、ＤＴ＊／ＯＥ＊、ＷＥ＊、Ｓ
Ｅ＊、ＤＳＦ＊などの各種制御信号が外部より入力可能
とされ、後述する比較回路４０の出力が入力可能とされ
る。これらの制御信号に基づいてコントローラ３４は、
上記シフトレジスタ２３や、Ｘアドレスカウンタ４３、
データカウンタ３６、第１，第２レジスタ３１，３２に
対する初期値プリセット、及び各部の動作制御を行う。

【００２２】ここで、上記各種制御信号について説明す
る。

【００２３】ＲＡＳ＊は、ロウアドレスの有効性を示す
ロウアドレスストローブ信号とされ、この信号がロウレ
ベルにアサートされた場合にチップ選択状態にされると
共にロウアドレスの取り込みが可能とされる。

【００２４】ＣＡＳ＊は、カラムアドレスの有効性を示
すカラムアドレスストローブ信号とされ、この信号がロ
ウレベルにアサートされた場合にカラムアドレスの取り
込みが可能とされる。

【００２５】ＤＴ＊／ＯＥ＊は、ＲＡＳ＊の立ち下がり
時にＤＴ＊（データトランスファ）とされ、その後はＯ
Ｅ＊（アウトプットイネーブル）とされる。

【００２６】ＷＥ＊は、リード・ライトサイクル切り換
えのためのライトイネーブル信号とされる。

【００２７】ＳＥ＊は、ＳＡＭ部２０を活性化するため
のＳＡＭイネーブル信号とされ、この信号がロウレベル
にアサートされた場合にＳＡＭ部２０が活性化される。

【００２８】ＤＳＦは、スペシャル・ファンクション・
データ・イン・フラグとされ、ＲＡＳ＊がアサートされ
ている期間においてハイレベルとされることによって動
作モード選択が可能とされる。

【００２９】カウンタ３６は、プリセット機能を有し、
上記シリアルクロックＳＣをカウントする。カウンタ３
６のリセットはカウンタリセット回路３５によって行わ
れる。すなわちこのカウンタリセット回路３５は、上記
セレクタ２５の切り換え動作に同期してカウンタ３６を
リセットする。これによりカウンタ３６は、上記データ
レジスタ２１又は２２からその保持データの全てが読み
出される毎に初期状態に戻される。

【００３０】尚、このカウンタ３６は、リセットにより
０（初期値）とされるが、プリセット機能を有しており
、カウント動作開始後最初にリッセトされるまではプリ
セット値のインクリメント動作とされる。

【００３１】特に制限されないが、上記ＲＡＭ部データ
の１ワードを５１２ビットとするとき、第１レジスタ３
７にはその約１／２の値たとえば２５５がプリセットさ
れ、第２レジスタ３８には５１１がプリセットされる。

【００３２】比較回路４０は、上記第１レジスタの保持
値と上記カウンタ３６のカウント出力値とを比較する。 この比較によりカウンタ３６のカウント出力値が第１レ
ジスタ３７の保持値に達した場合、比較回路４０の出力
がアサートされる。この状態はレジスタ４２を介して外
部出力されると共に、Ｘアドレスカウンタ４３及びコン
トローラ３４に伝達される。

【００３３】Ｘアドレスカウンタ４３では、上記比較回
路４０の出力がアサートされる毎にカウントアップされ
、それによってＲＡＭ１１のＸアドレスが更新される。 このＸアドレスカウンタ４３は、プリセット機能を有し
、その初期値は、上記コントローラ３４の制御によりＸ
スタートアドレスｉとされる。

【００３４】また、コントローラ３４は、上記比較回路
４０の出力がアサートされる毎にゲート回路２６を制御
してＲＡＭ部１０からＳＡＭ部１１への読出しデータ伝
達路を開き、データを転送する。

【００３５】上記比較回路４０の出力状態は遅延回路４
１によって所定時間遅延されてから上記レジスタ４２の
リセット端子に伝達されるようになっている。これによ
りレジスタ４２の出力は、上記比較回路４０の出力がア
サートされてから、遅延回路４１の出力によってリセッ
トされるまでの間アサートされる。このレジスタ４２の
出力は、ＲＡＭ部１０からＳＡＭ部２０への内部データ
転送期間において、外部からのＲＡＭ部１０のアクセス
を禁止するための信号とされ、上記遅延回路４１の遅延
時間は、上記内部データ転送期間に等しくなるように設
定される。

【００３６】上記比較回路３９は、第２レジスタ３８の
保持値とカウンタ３６のカウント出力値とを比較する。 この比較においてカウンタ３６のカウント出力値が第２
レジスタ３８の保持値に達した場合には、比較回路３９
の出力がアサートされ、それによってセレクタ２５のセ
レクト動作が制御される。

【００３７】本実施例ビデオＲＡＭは、図７に示される
ように、リアルタイムリード転送、イニシャルオートロ
ード転送、オートロード転送、イニシャルスペシャル転
送、スペシャル転送の設定が可能とされる。そしてこの
ような転送モードのセットは、図３に示されるように、
外部のプロセッサにおいて所定の転送命令が実行され（
ステップ５１）、それに従って、図２のコントローラ３
４に与えられる各種制御信号状態が設定されることによ
り可能とされる。例えばＲＡＳ＊がロウレベルにアサー
トされているときに、ＣＡＳ＊，ＷＥ＊がハイレベルと
され、且つ、ＤＴ＊／ＤＥ＊，ＳＥ＊，ＤＳＦがロウレ
ベルとされると、コントローラ３４の制御により、当該
サイクルはリアルタイムデータ転送サイクルとされる（
ステップ５２，５３）。このリアルタイムデータ転送サ
イクルは、基本的に従来技術におけるそれと等しく、そ
れを簡説すれば次のようになる。

【００３８】データレジスタ２１，２２のうちの一方の
み例えばレジスタ２１のみが使用され、外部からの転送
サイクル挿入によりＲＡＭ１１からデータレジスタ２１
へのワード単位のデータ転送が行われる。このときセレ
クタ２５によってデータレジスタ２１の出力が選択され
、シリアルクロックＳＣに同期するシリアルデータ出力
が可能とされる。

【００３９】また、上記と同様に、ＲＡＳ＊がロウレベ
ルにアサートされているときに、ＣＡＳ＊，ＷＥ＊がハ
イレベルとされ、且つ、ＤＴ＊／ＤＥ＊，ＳＥ＊，ＤＳ
Ｆがロウレベルとされることにより、イニシャルオート
ロード転送サイクルとされる（ステップ５２，５４，５
５）。このサイクルは、後述するオートロード転送動作
を開始する場合、疑似転送サイクル，ライト転送サイク
ルによって入力の状態となったＳＡＭ部２０の入出力端
子を出力状態とする場合に使用される。そしてこのイニ
シャルオートロード転送サイクルが実行されると、ＱＳ
Ｆがハイレベルとなりオートロード転送が可能とされる
。

【００４０】オートロード転送サイクルは、ＲＡＳ＊の
立ち下がり時にＣＡＳ＊，ＷＥ＊，ＤＳＦがハイレベル
とされ、且つ、ＤＴ＊／ＤＥ＊，ＳＥ＊がロウレベルと
されることで（ＤＳＦ以外オートロードイニシャライズ
サイクルと同じ）設定される（ステップ５５）。ＳＡＭ
部２０を形成する２系統のデータレジスタ（ＤＲ０，Ｄ
Ｒ１）２１，２２からのデータ読出しは、外部から与え
られるシリアルクロックＳＣに同期して行われる。そし
て一方のレジスタからの全データの読出しが完了した後
にデータレジスタエンプティフラグＱＳＦがアサートさ
れ、このフラグＱＳＦのアサートタイミングに同期して
オートロード転送サイクルが実行される（図５参照）。 つまり、データレジスタ２１，２２のうちの一方のレジ
スタからのデータ読出しが完了される毎にオートロード
転送サイクルが実行され、それによってＲＡＭ部１０か
らデータレジスタ（すでにデータ読出しが完了された方
のレジスタ）への１ワード分の内部データ転送が行われ
る。

【００４１】そして図７，図８に示されるように、ＲＡ
Ｓ＊がロウレベルにアサートされている場合においてＣ
ＡＳ＊，ＷＥ＊，ＳＥ＊がハイレベルとされ、且つ、Ｄ
Ｔ＊／ＤＥ＊，ＤＳＦがロウレベルとされると、コント
ローラ３４の制御により、当該サイクルはイニシャルス
ペシャル転送サイクルとされ（ステップ５２，５６）、
このイニシャルモードによりスペシャル転送モードの設
定が可能とされる。

【００４２】スペシャル転送モードは、図７，図９に示
されるように、ＲＡＳ＊がロウレベルにアサートされて
いる場合においてＣＡＳ＊，ＷＥ＊，ＳＥ＊，ＤＳＦが
ハイレベルとされ、且つ、ＤＴ＊／ＤＥ＊がロウレベル
とされることで（ＤＳＦのみがイニシャルスペシャル転
送モードの場合と異なる）セットされる（ステップ５７
）。このスペシャル転送モードにおいては、第６図に示
されるように、最初にスペシャル転送サイクルを実行す
ることにより、以後の内部データ転送は、内部でＲＡＭ
１１のＸアドレスが生成されることにより自動的に行わ
れる。すなわち、上記オートロード転送（図５参照）の
場合には２系統のデータレジスタ２１，２２のうちの一
方のレジスタからのデータ読出しが完了される毎にデー
タ転送サイクルの挿入が不可欠とされたが、このスペシ
ャル転送モードにおいては、ＲＡＭ部１０からＳＡＭ部
２０へのデータ転送が内部で自動的に行われるため、動
作サイクルとしての転送サイクルを必要としない。換言
すれば、スペシャル転送モードが設定されている限りに
おいて、外部からの転送サイクルの挿入が省略され、そ
の分外部からの制御の簡略化が図られる。

【００４３】また、上記スペシャル転送モードにおいて
は、内部データ転送の期間中レジスタ４２の出力ＳＡＴ
がハイレベルにアサートされ、それによってＲＡＭ部１
０のＷ／Ｒ（書込み・読出し）が禁止される。このよう
にすることで、ＲＡＭ部１０からＳＡＭ部２０へのデー
タ転送の確実化が図られる。

【００４４】次に図４に示されるフローチャートに従っ
て上記スペシャル転送の詳細について説明する。

【００４５】イニシャルスペシャル転送（ステップ５６
）においてＸアドレスレジスタ３３，及びＹスタートレ
ジスタ３２へスタートアドレスｉ，ｊが設定される（ス
テップ６１）。それによりコントローラ３４は、Ｘアド
レスカウンタ４３にＸスタートアドレスｉをプリセット
するとともに、シフトレジスタ２３にＹスタートアドレ
スｊに対応するポインタをプリセットする。Ｘアドレス
カウンタ４３の出力はＸアドレスデコーダ１３によって
デコードされ、そのデコード出力に従ってＲＡＭ１１か
らＸスタートアドレスｉに従う１ワードデータの読出し
行われる。この１ワードデータは、コントローラ３４に
よって制御されるゲート回路２６を介してデータレジス
タ２１に伝達される（ステップ６２）。

【００４６】データレジスタ２１からのデータ読出しは
、シフトレジスタ２３の出力に従って行われる。シフト
レジスタ２３には、Ｙスタートアドレスｊに対応するポ
インタがプリセットされており、クロックバッファ２４
を介して入力されるシリアルクロックＳＣに同期してこ
のポインタがシフトされ、それに従ってデータレジスタ
２１から上記１ワードデータが１ビットづつ順に読み出
される。このとき、セレクタ２５は、データレジスタ２
１の出力を選択してそれを外部出力可能な状態とされて
おり、それにより、上記データレジスタ２１のシリアル
出力（Ｓｏｕｔ）は、このセレクタ２５を介して外部に
出力される（ステップ６３）。

【００４７】上記クロックバッファ２４を介して入力さ
れたシリアルクロックＳＣはカウンタ３６によってカウ
ントされ（ステップ６４）、そのカウント出力（Ｃ）が
比較回路４０に伝達され、そこで第１レジスタ３７の保
持値Ｘと比較される（ステップ６５）。この比較はＣ＝
Ｘとなるまで繰り返される。ここでこのカウンタ３６に
は上記コントローラ３４により、上記Ｙスタートアドレ
スｊに対応する値がプリセットされており、カウンタリ
セット回路３５による最初のカウンタリセットがなされ
るまでは、プリセットされた値のインクリメント動作と
される。

【００４８】第１レジスタ３７には、ＲＡＭ部データの
１ワードデータビット数（５１２）の約１／２の値例え
ば２５５（＝Ｘ）が保持されているものとすると、カウ
ンタ３６のカウント出力が上記第１レジスタ３７の保持
値２５５に達した場合、それは、上記データレジスタ２
１に先に転送されたワードデータの約１／２が当該レジ
スタ２１より読み出されたことを意味しており、その場
合に比較回路４０の出力がハイレベルにアサートされ、
レジスタ４２の出力ＳＡＴがハイレベルとされる（ステ
ップ６６）。それによりＲＡＭ部１０のアクセス禁止が
なされ（ステップ６６）、また、Ｘアドレスカウンタ４
３がカウントアップされることにより、Ｘアドレスがイ
ンクリメントされる（ステップ６７）。これによりＸア
ドレスｉ＋１に対応する１ワードデータのＳＡＭ部２０
への伝達が可能とされる。

【００４９】上記Ｘアドレスｉ＋１に対応する１ワード
データは、ゲート回路２６を介してデータレジスタ２２
へ伝達される（ステップ６８）。

【００５０】さらに上記データレジスタ２１よりシリア
ルデータの読出しが行われ（ステップ６９）、それに同
期してカウンタ３６がカウントアップされる（ステップ
７０）。このようなカウント動作は、カウンタ３６のカ
ウント出力Ｃが第２レジスタ３８の保持値（５１１）に
達するまで、すなわちＣ＝５１１となるまで繰り返され
る。そしてステップ７１の判別においてＣ＝５１１が成
立すると判断された場合（データレジスタ２１の最終ア
ドレスが指示されたことを意味する）、比較回路３９の
出力がハイレベルにアサートされ、それによって、セレ
クタ２５が制御される。この制御により今度はデータレ
ジスタ２１に代えてデータレジスタ２２の出力がセレク
タ２５によって選択され、上記ステップ６８で内部デー
タ転送されたデータのシリアル出力が可能とされる（ス
テップ７２）。そしてこのデータレジスタ切り換え完了
はカウンタリセット回路３５によって検出され、その時
点でカウンタ３６がリセットされる（ステップ７３）。 このカウンタリセットによりカウンタ３６の初期値は０
とされる。つまり、上記ステップ７３のカウンタリセッ
ト後は、上記ステップ６３の実行に戻り、上述したよう
なシリアルデータの出力、並びに内部データ転送が行わ
れることになるが、その場合のカウンタ３６の初期値は
、上記Ｘスタートアドレスｉに対応する値ではなく、０
とされる。このようにするのは、ＲＡＭ１１のＸアドレ
スｉ＋１以降のワードデータについては、Ｙスタートア
ドレスｊに拘らず、当該ワードデータの初期値よりシリ
アル出力可能とするためである。

【００５１】以上のような流れにより、データレジスタ
２１，２２へのデータ転送、及びシリアル出力が行われ
る。本実施例によれば以下の作用効果を得ることができ
る。

【００５２】オートロード転送の場合には２系統のデー
タレジスタ２１，２２のうちの一方のレジスタからのデ
ータ読出しが完了される毎にデータ転送サイクルの挿入
が不可欠とされたが、スペシャル転送モードにおいては
、比較回路４０の出力に基づいてＸアドレスカウンタ４
３がカウントアップされてＲＡＭ１１のＸアドレスが生
成されることによりＲＡＭ部１０からＳＡＭ部２０への
データ転送が内部で自動的に行われるため、動作サイク
ルとしての転送サイクルを必要としない。すなわち、ス
ペシャル転送モードが設定されている限りにおいて、外
部からの転送サイクルの挿入が省略され、それにより本
実施例ビデオＲＡＭの外部からの制御の簡略化が図られ
、システム設計の自由度を向上させることができる。

【００５３】上記スペシャル転送モードにおけるデータ
転送期間において、外部からのＲＡＭ部１０のアクセス
禁止を示す信号ＳＡＴを送出するように上記制御部を形
成することは、ＲＡＭ部１０の不所望なアクセスを排除
することができ、当該スペシャル転送モードにおけるデ
ータ転送の円滑化を図る上で有効とされる。

【００５４】ＲＡＭ部１０の初期アドレスをインクリメ
ントすることにより上記ＲＡＭ部１０のアドレスを順次
更新するＸアドレスカウンタ４３を有することにより、
スペシャル転送モードにおける内部データ転送のための
アドレス生成を容易に、しかも的確に行うことができる
。

【００５５】２系統のデータレジスタ２１，２２のうち
現在読出し中のデータレジスタからのシリアルデータ出
力数が所定値に達したことを判別する比較回路４０と、
この比較回路４０の比較結果に基づいて上記ＲＡＭ部か
ら他方のデータレジスタへの１ワード分のデータ転送を
制御可能なコントローラ３４とを設けることは、間断な
くシリアルデータを出力可能とする上で極めて有効とさ
れる。

【００５６】スペシャル転送モードのみならず、転送モ
ード設定によりオートロード転送や、リアルタイムデー
タ転送を可能とすることは、システム設計の自由度を図
る上で極めて有効とされる。

【００５７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５８】例えば、ＲＡＭ部１０におけるＹ系のスト
ップアドレスを設定可能とすることにより、当該アドレ
スに対応するデータがシリアル出力されたことを検出し
て２系統のデータレジスタ２１，２２の出力選択を行う
ようにしても良い。

【００５９】レジスタ４２の出力ＳＡＴがアサートされ
る前にＲＡＳを一度ロウレベルにネゲートし、そのとき
新たなＸアドレスを取り込むようにすれば、スペシャル
転送モード時のＸスタートアドレスの変更が可能とされ
る。

【００６０】上記実施例ではスペシャル転送のタイミン
グを、カウンタ３６の出力と第１レジスタ３７の出力と
の比較結果に基づいて決定するようにしたが、当該デー
タ転送タイミングを、セレクタ２５の切り換え動作に連
動させるようにしても良い。これを可能とするには、セ
レクタ２５の切り換えタイミングを示す信号を所定時間
遅延した信号に従って内部データ転送を行うように構成
すると良い。

【００６１】上記実施例では、ＲＡＭ部１０からＳＡＭ
部２０へデータを転送し、ＳＡＭ部２０からシリアル出
力する場合について説明したが、これとは逆にＳＡＭ部
２０からＲＡＭ部１０へデータを転送する場合にも、上
記したスペシャル転送が可能とされる。すなわち上記ス
ペシャル転送は、ＲＡＭ部１０とＳＡＭ部２０との間の
内部データ転送において有効とされる。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるビデオ
ＲＡＭについて説明したが、それに限定されるものでは
なく、２以上のポートを有するマルチポートＲＡＭや、
それを含むデータ処理装置などに適用することができる
。

【００６３】本発明は、少なくともＲＡＭ部とＳＡＭ部
との間でデータ転送を可能とする条件のものに適用する
ことができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６５】すなわち、ＲＡＭ部のアドレスを内部で順
次生成することにより、上記ＲＡＭ部と上記ＳＡＭ部と
の間のワード単位の内部データ転送が可能とされるので
、外部からのデータ転送サイクル挿入が不要とされ、そ
れによってシステム設計の自由度の向上が達成される。

【図面の簡単な説明】

【図１】図１は本発明の一実施例にかかるビデオＲＡＭ
の構成ブロック図である。

【図２】図２は図１におけるビデオＲＡＭの主要部の詳
細な構成ブロック図である。

【図３】図３は上記ビデオＲＡＭにおける内部転送モー
ド設定のフローチャートである。

【図４】図４は上記ビデオＲＡＭにおけるスペシャル転
送のフローチャートである。

【図５】図５は上記ビデオＲＡＭにおけるオートロード
転送の動作タイミング図である。

【図６】図６は上記ビデオＲＡＭのスペシャル転送の動
作タイミング図である。

【図７】図７は上記ビデオＲＡＭのデータ転送動作モー
ドの設定説明図である。

【図８】図８は上記ビデオＲＡＭのイニシャルスペシャ
ル転送モードの設定タイミング図である。

【図９】図９は上記ビデオＲＡＭにおけるスペシャル転
送モードの設定タイミング図である。

【符号の説明】

１０　　ＲＡＭ部 １１　　ＲＡＭ １２　　Ｙアドレスデコーダ １３　　Ｘアドレスデコーダ ２０　　ＳＡＭ部 ２１　　データレジスタＤＲ０ ２２　　データレジスタＤＲ１ ２３　　シフトレジスタ ２４　　クロックバッファ ２５　　セレクタ ３０　　制御部 ３２　　Ｙスタートアドレスレジスタ ３３　　Ｘスタートアドレスレジスタ ３４　　コントローラ ３５　　カウンタリセット回路 ３６　　カウンタ ３７　　第１レジスタ ３８　　第２レジスタ ３９　　比較回路 ４０　　比較回路 ４１　　遅延回路 ４２　　レジスタ