JPH04252485A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、例えば、ダイナミック型ＲＡＭ（ランダムアクセスメ
モリ）等に利用して特に有効な技術に関するものである
。

【０００２】

【従来の技術】直交して配置される複数のワード線及び
ビット線とこれらのワード線及びビット線の交点に格子
状に配置される複数のダイナミック型メモリセルとを含
むメモリアレイを基本構成とするダイナミック型ＲＡＭ
がある。また、ダイナミック型ＲＡＭのメモリアレイを
効率的に形成するレイアウト方式として、図６に示され
るようないわゆる二交点折り返しビット線方式と、図７
に示されるようないわゆる一交点オープンビット線方式
とがある。

【０００３】ダイナミック型ＲＡＭならびにメモリアレ
イのレイアウト方式については、例えば、日経マグロウ
ヒル社発行、１９８５年６月３日付『日経エレクトロニ
クス』の第２０９頁〜第２３１頁に記載されている。

【０００４】

【発明が解決しようとする課題】近年、集積回路技術の
進展にともなって、素子の微細化及び高集積化が進み、
ダイナミック型ＲＡＭ等の大容量化が図られる中、ビッ
ト線のレイアウトピッチが縮小されたことで、隣接する
ビット線間のカップリングノイズが問題視されるように
なった。これに対処するため、図６の二交点折り返しビ
ット線方式を採る従来のダイナミック型ＲＡＭ等では、
対をなすビット線を所定の間隔で交差させることでカッ
プリングノイズを相殺し、あるいはビット線をメモリセ
ルのプレート電極等で覆ってシールドする等の方法が採
られている。

【０００５】ところが、前者の方法を採った場合、ビッ
ト線を交差させるための領域が必要となってメモリアレ
イのレイアウト所要面積が増大するとともに、メモリア
ドレスと記憶データの論理レベルとの関係が煩雑となり
テストパターンの作成や不良解析が困難となる。また、
カップリングノイズを完全に相殺するには、ビット線を
複数回交差させ、しかもビット線の交差位置を精度良く
設定してビット線のノイズ量を対称的なものとしなくて
はならず、メモリアレイのレイアウト及び製造工程を煩
雑化する結果となる。一方、後者の方法を採った場合、
メモリセルの構造が制約を受けるとともに、ビット線の
寄生容量が増大して読み出し信号量が減少し、さらに動
作電流の増加をもたらす。また、ビット線のレイアウト
ピッチの縮小化がさらに進むと、隣接するビット線間を
完全にシールドすること自体が困難となる。

【０００６】この発明の目的は、上記いくつかの問題点
を回避しつつ、メモリアレイの隣接するビット線間のカ
ップリングノイズを抑制することにある。この発明の他
の目的は、その製造工程を煩雑化しチップサイズを増大
させることなく、ダイナミック型ＲＡＭ等のノイズマー
ジンを改善し、高集積化を推進することにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
メモリアレイを、二交点折り返しビット線方式のメモリ
アレイと同様なメモリセルレイアウト形式を採る一交点
オープンビット線方式のメモリアレイとし、隣接するビ
ット線の一方が選択状態とされるときその他方を非選択
状態とする。

【０００８】

【作用】上記手段によれば、従来のメモリセルレイアウ
ト形式を採りつつ、隣接しかつ非選択状態とされる２本
のビット線によって選択状態とされるビット線を電気的
にシールドし、ビット線間のカップリングノイズを抑制
することができる。その結果、その製造工程を煩雑化し
チップサイズを増大させることなく、ダイナミック型Ｒ
ＡＭ等のノイズマージンを改善し、その高集積化を推進
できる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示され、図２には
、その一実施例の部分的なアレイ構成図が示されている
。また、図３には、図１のダイナミック型ＲＡＭに含ま
れるメモリアレイ及びセンスアンプの一実施例の部分的
な回路図が示され、図４には、その一実施例の部分的な
断面構造図が示されている。これらの図をもとに、この
実施例のダイナミック型ＲＡＭの構成と動作の概要なら
びにその特徴について説明する。なお、図３の回路素子
ならびに図１の各ブロックを構成する回路素子は、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上に形成される。また、図３において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）はＰチャンネル型であって、矢
印が付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、半導体基板面の大半
を占めて配置される合計２０個のメモリアレイＡＲＹ０
Ｕ〜ＡＲＹ９ＵならびにＡＲＹ０Ｌ〜ＡＲＹ９Ｌをその
基本構成とする。これらのメモリアレイは、対応するセ
ンスアンプＳＡ０Ｕ〜ＳＡ７ＵあるいはＳＡ０Ｌ〜ＳＡ
７Ｌをはさんで左右の２個がそれぞれ選択的に対をなし
、ＸアドレスデコーダＸＤ０又はＸＤ１をはさんで上下
の２個がそれぞれ対をなす。センスアンプＳＡ０Ｕ〜Ｓ
Ａ７ＵならびにＳＡ０Ｌ〜ＳＡ７Ｌは、同様にＸアドレ
スデコーダＸＤ０又はＸＤ１をはさんで上下の２個がそ
れぞれ対をなし、コモンソース線及び相補共通データ線
をそれぞれ共有する。対をなす二つのセンスアンプＳＡ
０Ｕ及びＳＡ０ＬないしＳＡ７Ｕ及びＳＡ７Ｌには、セ
ンスアンプ選択回路ＳＳＬから対応するセンスアンプ選
択信号Ｓ０〜Ｓ７がそれぞれ供給される。

【００１１】メモリアレイＡＲＹ０Ｕ〜ＡＲＹ７Ｕなら
びにＡＲＹ０Ｌ〜ＡＲＹ７Ｌのそれぞれは、図２のメモ
リアレイＡＲＹ０Ｕ及びＡＲＹ１Ｕに代表して示される
ように、同図の垂直方向に平行して配置されるｍ＋１本
のワード線Ｗ０〜Ｗｍならびに２本のダミーワード線Ｄ
Ｗ０〜ＤＷ１と、水平方向に平行して配置されるｎ＋１
本のビット線Ｂ０〜Ｂｎとを含む。ワード線Ｗ０〜Ｗｍ
ならびにビット線Ｂ０〜Ｂｎの交点には、○印で示され
る合計（ｍ＋１）×（ｎ＋１）個のダイナミック型メモ
リセルが所定の規則性をもって格子状に配置され、ダミ
ーワード線ＤＷ０〜ＤＷ１ならびにビット線Ｂ０〜Ｂｎ
の交点には、□印で示される合計２×（ｎ＋１）個のダ
ミーセルが所定の規則性をもって配置される。つまり、
この実施例のダイナミック型ＲＡＭでは、メモリアレイ
ＡＲＹ０Ｕ〜ＡＲＹ７ＵならびにＡＲＹ０Ｌ〜ＡＲＹ７
Ｌのそれぞれがいわゆる二交点折り返しビット線方式の
メモリアレイと同一のメモリセルレイアウト形式を採る
いわゆる一交点オープンビット線方式のメモリアレイと
され、偶数番号のビット線Ｂ０〜Ｂｎ−１が上記二交点
折り返しビット線方式における非反転ビット線にそれぞ
れ対応し、奇数番号のビット線Ｂ１〜Ｂｎが反転ビット
線にそれぞれ対応するものとなる。

【００１２】ここで、メモリアレイＡＲＹ０Ｕ〜ＡＲＹ
７ＵならびにＡＲＹ０Ｌ〜ＡＲＹ７Ｌを構成するダイナ
ミック型メモリセルＭＣは、図３に例示されるように、
直列形態とされる情報蓄積キャパシタＣｓ及びアドレス
選択ＭＯＳＦＥＴＱａをそれぞれ含む。これらのメモリ
セルは、特に制限されないが、図４に例示されるように
、いわゆる積層（スタックドキャパシタ）構造のメモリ
セルとされ、その情報蓄積キャパシタＣｓは、所定の絶
縁膜ＩＳをはさんで形成されるポリシリコンのプレート
電極ＰＬ及び蓄積電極ＳＰからなる。また、アドレス選
択ＭＯＳＦＥＴＱａは、Ｐ型半導体基板ＰＳＵＢ上のＰ
型ウェル領域ＰＷＥＬＬに形成されたＮ型拡散層つまり
ドレインＤ及びソースＳと、ワード線Ｗ０〜Ｗｍとして
兼用されるポリシリコンのゲート層からなる。アドレス
選択ＭＯＳＦＥＴＱａのドレインＤは、特に制限されな
いが、タングステンポリサイドからなるビット線Ｂ１等
に結合され、そのゲートつまりワード線Ｗｍ等は、さら
にシャント用のメインワード線ＭＷ１等に結合される。 アドレス選択ＭＯＳＦＥＴＱａのドレインは、対応する
ビット線Ｂ０及びＢ１ないしＢｎ−１及びＢｎに所定の
規則性をもって交互に結合され、そのゲートは、対応す
るワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。 一方、ダミーセルＤＣは、基本的に上記ダイナミック型
メモリセルＭＣと同様な構造とされるが、情報蓄積キャ
パシタを含まず、アドレス選択ＭＯＳＦＥＴＱｄのみに
よって構成される。アドレス選択ＭＯＳＦＥＴＱｄのド
レインは、対応するビット線Ｂ０又はＢ１ないしＢｎ−
１又はＢｎに結合され、そのゲートは、対応するダミー
ワード線ＤＷ０又はＤＷ１に共通結合される。

【００１３】メモリアレイＡＲＹ０Ｕ〜ＡＲＹ７Ｕなら
びにＡＲＹ０Ｌ〜ＡＲＹ７Ｌを構成するワード線Ｗ０〜
Ｗｍならびにダミーワード線ＤＷ０及びＤＷ１は、特に
制限されないが、対応するＸアドレスデコーダＸＤ０又
はＸＤ１に結合され、後述する所定の条件をもって択一
的に選択状態とされる。ＸアドレスデコーダＸＤ０及び
ＸＤ１には、ＸアドレスバッファＸＡＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが供給される。また、
ＸアドレスバッファＸＡＢには、アドレス入力端子Ａ０
〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割
的に供給され、タイミング発生回路ＴＧから内部制御信
号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＡＢは、アドレス入
力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、こ
れをもとに内部アドレス信号Ｘ０〜Ｘｉを形成する。こ
れらの内部アドレス信号は、前述のように、Ｘアドレス
デコーダＸＤ０及びＸＤ１に供給されるとともに、特に
制限されないが、その上位３ビットすなわち内部アドレ
ス信号Ｘｉ−２ないしＸｉがセンスアンプ選択回路ＳＳ
Ｌに供給される。ＸアドレスデコーダＸＤ０及びＸＤ１
は、上記内部アドレス信号Ｘ０〜Ｘｉをデコードし、メ
モリアレイＡＲＹ０Ｕ〜ＡＲＹ７ＵならびにＡＲＹ０Ｌ
〜ＡＲＹ７Ｌのワード線Ｗ０〜Ｗｍあるいはダミーワー
ド線ＤＷ０〜ＤＷ１を後述する所定の組み合わせをもっ
て選択的にハイレベルの選択状態とする。センスアンプ
選択回路ＳＳＬは、上記３ビットの内部アドレス信号Ｘ
ｉ−２ないしＸｉをもとに、メインアンプ選択信号Ｍ０
〜Ｍ７ならびにセンスアンプ選択信号Ｓ０〜Ｓ７をそれ
ぞれ択一的に形成する。このうち、メインアンプ選択信
号Ｍ０〜Ｍ７はメインアンプＭＡの対応するライトアン
プ及びリードアンプにそれぞれ供給され、センスアンプ
選択信号Ｓ０〜Ｓ７は対応するセンスアンプＳＡ０〜Ｓ
Ａ７にそれぞれ供給される。

【００１５】次に、メモリアレイＡＲＹ０Ｕ〜ＡＲＹ７
ＵならびにＡＲＹ０Ｌ〜ＡＲＹ７Ｌを構成する偶数番号
のビット線Ｂ０〜Ｂｎ−１は、偶数番号のセンスアンプ
ＳＡ０Ｕ〜ＳＡ６ＵあるいはＳＡ０Ｌ〜ＳＡ６Ｌの対応
する単位増幅回路ＵＳＡ０〜ＵＳＡｎ−１にそれぞれ結
合され、奇数番号のビット線Ｂ１〜Ｂｎは、奇数番号の
センスアンプＳＡ１〜ＳＡ７の対応する単位増幅回路Ｕ
ＳＡ１〜ＵＳＡｎにそれぞれ結合される。これらのセン
スアンプには、前述のように、対応するセンスアンプ選
択信号Ｓ０〜Ｓ７がそれぞれ供給される。なお、左端に
設けられるメモリアレイＡＲＹ０Ｕ及びＡＲＹ０Ｌの奇
数番号のビット線Ｂ１〜Ｂｎならびに右端に設けられる
メモリアレイＡＲＹ７Ｕ及びＡＲＹ７Ｌの偶数番号のビ
ット線Ｂ０〜Ｂｎ−１は、図２に例示されるように、電
源電圧ＶＣＣの二分の一の電位とされる定電圧ＶＭＰに
結合され、定常的に非選択状態とされる。

【００１６】センスアンプＳＡ０Ｕ〜ＳＡ７Ｕならびに
ＳＡ０Ｌ〜ＳＡ７Ｌを構成する単位増幅回路ＵＳＡ０〜
ＵＳＡｎは、特に制限されないが、図３のセンスアンプ
ＳＡ０の単位増幅回路ＵＳＡ０に代表して示されるよう
に、ＰチャンネルＭＯＳＦＥＴＱ２及びＮチャンネルＭ
ＯＳＦＥＴＱ１２ならびにＰチャンネルＭＯＳＦＥＴＱ
３及びＮチャンネルＭＯＳＦＥＴＱ１３からなる一対の
ＣＭＯＳインバータ回路を含む。これらのインバータ回
路は、その入力端子及び出力端子が交差接続されること
でラッチ形態とされ、増幅回路として作用する。各単位
増幅回路を構成するＭＯＳＦＥＴＱ２及びＱ３のソース
は、コモンソース線ＣＳＰに共通結合され、さらにＰチ
ャンネル型の駆動ＭＯＳＦＥＴＱ１を介して電源電圧Ｖ
ＣＣに結合される。また、各単位増幅回路を構成するＭ
ＯＳＦＥＴＱ１２及びＱ１３のソースは、コモンソース
線ＣＳＮに共通結合され、さらにＮチャンネル型の駆動
ＭＯＳＦＥＴＱ１１を介して回路の接地電位に結合され
る。駆動ＭＯＳＦＥＴＱ１１のゲートには、対応するセ
ンスアンプ選択信号Ｓ０〜Ｓ７が供給され、駆動ＭＯＳ
ＦＥＴＱ１のゲートには、そのインバータ回路Ｎ１によ
る反転信号が供給される。これにより、各センスアンプ
ＳＡを構成する（ｎ＋１）／２個の単位増幅回路は、対
応するセンスアンプ選択信号Ｓ０〜Ｓ７がハイレベルと
されることで一斉に動作状態とされ、対をなす左右のメ
モリアレイの一方において選択状態とされたメモリセル
から対応するビット線を介して出力される微小読み出し
信号を増幅し、ハイレベル又はロウレベルの２値読み出
し信号とする。

【００１７】センスアンプＳＡ０Ｕ〜ＳＡ７Ｕならびに
ＳＡ０Ｌ〜ＳＡ７Ｌの各単位増幅回路は、さらに、その
ゲートに内部制御信号ＰＣを受ける３個のＮチャンネル
ＭＯＳＦＥＴＱ１４〜Ｑ１６を含む。このうち、ＭＯＳ
ＦＥＴＱ１４及びＱ１５のドレインには、上記定電圧Ｖ
ＭＰが供給される。また、内部制御信号ＰＣは、ダイナ
ミック型ＲＡＭが非選択状態とされるときハイレベルと
され、ダイナミック型ＲＡＭが選択状態とされかつ対応
するセンスアンプが動作状態とされるとき、対応するセ
ンスアンプ選択信号Ｓ０〜Ｓ７がハイレベルとされるの
に先立ってロウレベルとされる。これにより、ＭＯＳＦ
ＥＴＱ１４及びＱ１６は、ダイナミック型ＲＡＭが非選
択状態とされるとき、あるいは対応するセンスアンプが
動作状態とされないとき、選択的にオン状態となり、対
応する一対のメモリアレイの偶数番号又は奇数番号のビ
ット線をハーフプリチャージレベルとする。

【００１８】この実施例において、各センスアンプを共
有する一対のメモリアレイは、そのいずれか一方のみが
選択的に活性状態とされ、活性状態とされるメモリアレ
イでは、偶数番号又は奇数番号のビット線のみが選択的
に選択状態とされる。すなわち、対をなす一方のメモリ
アレイにおいて、ワード線Ｗ１及びＷ２ないしＷｍ−２
及びＷｍ−１のいずれかが選択状態とされるとき、偶数
番号のビット線Ｂ０〜Ｂｎ−１に結合されるダイナミッ
ク型メモリセルのアドレス選択ＭＯＳＦＥＴＱａがオン
状態となり、その微小読み出し信号が偶数番号のセンス
アンプＳＡ０〜ＳＡ６の対応する単位増幅回路ＵＳＡ０
〜ＵＳＡｎ−１に結合される。これにより、対をなす一
方のメモリアレイが活性状態とされ、このメモリアレイ
を構成する偶数番号のビット線Ｂ０〜Ｂｎ−１が実質的
に選択状態とされる。このとき、上記メモリアレイを構
成する奇数番号のビット線Ｂ１〜Ｂｎは、プリチャージ
レベルのまま非選択状態とされ、隣接する偶数番号のビ
ット線を電気的にシールドする作用を持つ。また、セン
スアンプＳＡ０〜ＳＡ６を共有する他方のメモリアレイ
では、ダミーワード線ＤＷ０が選択状態とされ、上記ワ
ード線Ｗ１及びＷ２ないしＷｍ−２及びＷｍ−１のいず
れかが選択状態とされることによるビット線上のカップ
リングノイズが相殺される。

【００１９】同様に、対をなす一方のメモリアレイにお
いて、ワード線Ｗ０及びＷ３ないしＷｍ−３及びＷｍの
いずれかが選択状態とされるとき、奇数番号のビット線
Ｂ１〜Ｂｎに結合されるダイナミック型メモリセルのア
ドレス選択ＭＯＳＦＥＴＱａがオン状態となり、その微
小読み出し信号が奇数番号のセンスアンプＳＡ１〜ＳＡ
７の対応する単位増幅回路ＵＳＡ１〜ＵＳＡｎに出力さ
れる。これにより、対をなす一方のメモリアレイが活性
状態とされ、このメモリアレイを構成する奇数番号のビ
ット線Ｂ１〜Ｂｎが実質的に選択状態とされる。このと
き、上記メモリアレイを構成する偶数番号のビット線Ｂ
０〜Ｂｎ−１は、プリチャージレベルのまま非選択状態
とされ、隣接する奇数番号のビット線を電気的にシール
ドする作用を持つ。また、センスアンプＳＡ１〜ＳＡ７
を共有する他方のメモリアレイでは、ダミーワード線Ｄ
Ｗ１が選択状態とされ、上記ワード線Ｗ０及びＷ３ない
しＷｍ−３及びＷｍのいずれかが選択状態とされること
によるビット線上のカップリングノイズが相殺される。

【００２０】上記のように、この実施例のダイナミック
型ＲＡＭのメモリアレイは、いわゆる二交点折り返しビ
ット線方式のメモリアレイと同一のメモリセルレイアウ
ト形式を採る。また、各メモリアレイでは、偶数番号又
は奇数番号のビット線が選択的に選択状態とされ、選択
状態とされるビット線は、隣接しかつ非選択状態とされ
る２本のビット線によって電気的にシールドされる。し
たがって、この実施例のダイナミック型ＲＡＭでは、メ
モリアレイの高集積化が図られ、ビット線のレイアウト
ピッチが極めて小さくされるにもかかわらず、隣接する
ビット線間のカップリングノイズが抑制される。言うま
でもなく、各メモリアレイは二交点折り返しビット線方
式のメモリアレイをもとに構成されるため、ビット線を
交差させあるいはシールド用の導電層を形成する必要は
ない。その結果、その製造工程を煩雑化しチップサイズ
を増大させることなく、ダイナミック型ＲＡＭのノイズ
マージンを改善し、その高集積化を推進できるものであ
る。

【００２１】ところで、センスアンプＳＡ０Ｕ〜ＳＡ７
ＵならびにＳＡ０Ｌ〜ＳＡ７Ｌは、各単位増幅回路の非
反転及び反転入出力ノードと対応する共通データ線ＣＤ
０〜ＣＤ７との間に設けられる図示されない（ｎ＋１）
／２組のスイッチＭＯＳＦＥＴを含む。これらのスイッ
チＭＯＳＦＥＴのゲートはそれぞれ共通結合され、Ｙア
ドレスデコーダＹＤＵ又はＹＤＬから対応するビット線
選択信号ＹＳ０〜ＹＳｎがそれぞれ供給される。これに
より、センスアンプＳＡ０Ｕ〜ＳＡ７ＵならびにＳＡ０
Ｌ〜ＳＡ７Ｌを構成する各単位増幅回路は、対応するビ
ット線選択信号ＹＳ０〜ＹＳｎがハイレベルとされるこ
とで、選択的に対応する共通データ線ＣＤ０〜ＣＤ７に
接続され、さらにメインアンプＭＡに結合される。

【００２２】ＹアドレスデコーダＹＤＵ及びＹＤＬは、
ＹアドレスバッファＹＡＢから供給されるｉ＋１ビット
の内部アドレス信号Ｙ０〜Ｙｉをデコードして、対応す
る上記ビット線選択信号ＹＳ０〜ＹＳｎを択一的にハイ
レベルとする。また、ＹアドレスバッファＹＡＢは、ア
ドレス入力端子Ａ０〜Ａｉを介して時分割的に供給され
るＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに
従って取り込み、これをもとに上記内部アドレス信号Ｙ
０〜Ｙｉを形成する。

【００２３】メインアンプＭＡは、特に制限されないが
、共通データ線ＣＤ０〜ＣＤ７に対応して設けられる７
個の単位回路を備え、これらの単位回路は、それぞれ１
個のライトアンプ及びリードアンプを備える。このうち
、各ライトアンプの入力端子は、データ入力バッファＤ
ＩＢの出力端子に共通結合され、その出力端子は、対応
する共通データ線ＣＤ０〜ＣＤ７にそれぞれ結合される
。データ入力バッファＤＩＢの入力端子は、さらにデー
タ入力端子Ｄｉｎに結合される。各ライトアンプには、
特に制限されないが、内部制御信号ＷＥが共通に供給さ
れ、対応するメインアンプ選択信号Ｍ０〜Ｍ７がそれぞ
れ供給される。一方、各リードアンプの入力端子は、対
応する共通データ線ＣＤ０〜ＣＤ７にそれぞれ結合され
、その出力端子は、データ出力バッファＤＯＢの入力端
子に共通結合される。データ出力バッファＤＯＢの出力
端子は、さらにデータ出力端子Ｄｏｕｔに結合される。 各リードアンプには、特に制限されないが、内部制御信
号ＭＥが共通に供給され、対応するメインアンプ選択信
号Ｍ０〜Ｍ７がそれぞれ供給される。また、データ出力
バッファＤＯＢには、内部制御信号ＯＥが供給される。

【００２４】メインアンプＭＡの各単位回路のライトア
ンプは、内部制御信号ＷＥがハイレベルとされかつ対応
するメインアンプ選択信号Ｍ０〜Ｍ７がハイレベルとさ
れることで選択的にかつ択一的に動作状態とされる。こ
の動作状態において、各ライトアンプは、データ入力端
子Ｄｉｎからデータ入力バッファＤＩＢを介して供給さ
れる書き込みデータに従った相補書き込み信号を形成し
、対応する共通データ線ＣＤ０〜ＣＤ７を介して各メモ
リアレイの選択されたメモリセルに書き込む。一方、メ
インアンプＭＡの各単位回路のリードアンプは、内部制
御信号ＭＥがハイレベルとされかつ対応するメインアン
プ選択信号Ｍ０〜Ｍ７がハイレベルとされることで選択
的にかつ択一的に動作状態とされる。この動作状態にお
いて、各リードアンプは、各メモリアレイの選択された
メモリセルから対応する共通データ線ＣＤ０〜ＣＤ７を
介して出力される読み出し信号をさらに増幅し、データ
出力バッファＤＯＢに伝達する。これらの読み出し信号
は、内部制御信号ＯＥがハイレベルとされるとき、デー
タ出力バッファＤＯＢからデータ出力端子Ｄｏｕｔを介
して外部に送出される。

【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢをもとに、上記各種の内部
制御信号を形成し、ダイナミック型ＲＡＭの各回路に供
給する。

【００２６】以上の本実施例に示されるように、この発
明をダイナミック型ＲＡＭ等の半導体記憶装置に適用す
ることで、次のような作用効果が得られる。すなわち、
（１）ダイナミック型ＲＡＭ等のメモリアレイを、二交
点折り返しビット線方式のメモリアレイと同様なメモリ
セルレイアウト形式を採る一交点オープンビット線方式
のメモリアレイとし、隣接するビット線の一方が選択状
態とされるときその他方を非選択状態とすることで、従
来のメモリセルレイアウト形式を採りつつ、隣接しかつ
非選択状態とされる２本のビット線によって選択状態と
されるビット線を電気的にシールドできるという効果が
得られる。 （２）上記（１）項により、ビット線間のカップリング
ノイズを抑制することができるという効果が得られる。 （３）上記（１）項及び（２）項により、その製造工程
を煩雑化しチップサイズを増大させることなく、ダイナ
ミック型ＲＡＭ等のノイズマージンを改善し、その高集
積化を推進することができるという効果が得られる。

【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭに設けられる
メモリアレイ及びセンスアンプの数や各アドレスデコー
ダとの組み合わせ等は、この実施例による制約を受けな
い。また、ダイナミック型ＲＡＭは、複数ビットの記憶
データを同時に入出力するいわゆる多ビット構成とされ
ることもよいし、アドレスマルチプレクス方式を採る必
要もない。図２において、ダイナミック型ＲＡＭのメモ
リアレイは、特に二交点折り返しビット線方式のメモリ
アレイと同一のメモリセルレイアウト形式を採ることを
必要条件としない。また、ダミーワード線ＤＷ０及びＤ
Ｗ１は、それぞれ隣接して配置されるものであってもよ
い。ダイナミック型ＲＡＭは、例えば図５に示されるよ
うなアレイ構成を採ることもできる。この場合、センス
アンプＳＡ０Ｕ等は、対をなすメモリアレイＡＲＹ０Ｕ
及びＡＲＹ１Ｕ等の偶数番号のビット線Ｂ０〜Ｂｎ−１
あるいは奇数番号のビット線Ｂ１〜Ｂｎに結合されかつ
センスアンプ選択信号Ｓ０又はＳ１等に従って選択的に
動作状態とされる２組の単位増幅回路ＵＳＡ０〜ＵＳＡ
ｎ−１ならびにＵＳＡ１〜ＵＳＡｎを備える。このため
、右端又は左端に配置されるメモリアレイでもすべての
ビット線が有効とされるとともに、メモリアレイの対構
成が固定化され、アドレス選択制御が容易となる。図３
において、駆動ＭＯＳＦＥＴＱ１及びＱ１１は、それぞ
れ所定の時間をおいて順次オン状態とされる複数のＰチ
ャンネルＭＯＳＦＥＴ又はＮチャンネルＭＯＳＦＥＴに
置き換えることができる。また、メモリアレイ及びセン
スアンプの具体的な回路構成やＭＯＳＦＥＴの導電型な
らびに電源電圧の極性等、種々の実施形態を採りうる。 さらに、図４に示されるメモリセルならびにその周辺の
断面構造は、この実施例による制約を受けるものではな
い。

【００２８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭやマルチポートＲＡＭ等、ダイ
ナミック型ＲＡＭを基本構成とする各種の半導体記憶装
置にも適用できる。この発明は、少なくとも平行して配
置される複数のビット線とセンスアンプとを備える半導
体記憶装置ならびにこのような半導体記憶装置を内蔵す
るディジタル集積回路装置に広く適用できる。

【００２９】

【発明の効果】ダイナミック型ＲＡＭ等のメモリアレイ
を、二交点折り返しビット線方式のメモリアレイと同様
なメモリセルレイアウト形式を採る一交点オープンビッ
ト線方式のメモリアレイとし、隣接するビット線の一方
が選択状態とされるときその他方を非選択状態とするこ
とで、従来のメモリセルレイアウト形式を採りつつ、隣
接しかつ非選択状態とされる２本のビット線によって選
択状態とされるビット線を電気的にシールドし、ビット
線間のカップリングノイズを抑制できる。その結果、そ
の製造工程を煩雑化しチップサイズを増大させることな
く、ダイナミック型ＲＡＭ等のノイズマージンを改善し
、その高集積化を推進できる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
部分的なアレイ構成図である。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図４】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な断面構造図である。

【図５】この発明が適用されたダイナミック型ＲＡＭの
他の実施例を示す部分的なアレイ構成図である。

【図６】二交点折り返しビット線方式を採る従来のダイ
ナミック型ＲＡＭの一例を示す部分的なアレイ構成図で
ある。

【図７】一交点オープンビット線方式を採る従来のダイ
ナミック型ＲＡＭの一例を示す部分的なアレイ構成図で
ある。

【符号の説明】

ＡＲＹ０Ｕ〜ＡＲＹ９Ｕ，ＡＲＹ０Ｌ〜ＡＲＹ９Ｌ・・
・メモリアレイ、ＳＡ０Ｕ〜ＳＡ７Ｕ，ＳＡ０Ｌ〜ＳＡ
７Ｌ・・・センスアンプ、ＸＤ０〜ＸＤ１・・・Ｘアド
レスデコーダ、ＹＤＵ，ＹＤＬ・・・Ｙアドレスデコー
ダ、ＸＡＢ・・・Ｘアドレスバッファ、ＹＡＢ・・・Ｙ
アドレスバッファ、ＳＳＬ・・・センスアンプ選択回路
、ＭＡ・・・メインアンプ、ＤＩＢ・・・データ入力バ
ッファ、ＤＯＢ・・・データ出力バッファ、ＴＧ・・・
タイミング発生回路。ＵＳＡ０〜ＵＳＡｎ・・・センス
アンプ単位増幅回路、ＭＣ・・・メモリセル、ＤＣ・・
・ダミーセル、Ｃｓ・・・情報蓄積キャパシタ、Ｑａ，
Ｑｄ・・・アドレス選択ＭＯＳＦＥＴ、Ｑ１〜Ｑ３・・
・ＰチャンネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ１６・・・Ｎ
チャンネルＭＯＳＦＥＴ、Ｎ１・・・インバータ回路、
ＭＷ０〜ＭＷｍ・・・メインワード線、ＭＤＷ０〜ＭＤ
Ｗ１・・・メインダミーワード線、ＹＳ１・・・ビット
線選択信号線、Ｂ１・・・ビット線。ＰＬ・・・プレー
ト電極、ＩＳ・・・絶縁膜、ＳＰ・・・情報蓄積電極、
Ｄ・・・ドレイン、Ｓ・・・ソース、ＰＷＥＬＬ・・・
Ｐ型ウェル領域、ＰＳＵＢ・・・Ｐ型半導体基板。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　直交して配置される複数のワード線及
   びビット線を含むメモリアレイを具備し、隣接する上記
   ビット線の一方が選択状態とされるときその他方が非選
   択状態とされることを特徴とする半導体記憶装置。
2. 【請求項２】　　隣接する上記ビット線の一方が選択状
   態とされるとき、非選択状態とされる他方のビット線は
   、上記一方のビット線を電気的にシールドすべく所定の
   プリチャージレベルとされるものであることを特徴とす
   る請求項１の半導体記憶装置。
3. 【請求項３】　　上記メモリアレイは、二交点折り返し
   ビット線方式のメモリアレイと同様なメモリセルレイア
   ウト形式を採る一交点オープンビット線方式のメモリア
   レイであって、隣接する二つの上記メモリアレイは、対
   応するセンスアンプをはさんで対をなすものであること
   を特徴とする請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】　　上記半導体記憶装置は、ダイナミック
   型ＲＡＭであることを特徴とする請求項１，請求項２又
   は請求項３の半導体記憶装置。