JPH0425278A - 光電変換素子の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチチップＣＣＤラインセンサ等の光電変
換素子を駆動制御するための光電変換素子の駆動回路に
関する。

〔発明の概要〕

本発明は、複数画素分の受光セルを有するチップを複数
個用いて成る光電変換素子を駆動するための駆動回路に
おいて、上記各チップにて撮像された画像信号の転送時
には、上記各チップ毎に互いに重複することなく順次直
列的に画像信号を転送し、残留電荷の転送時には、上記
各チップ間で時間的な重複部分を持って転送を行わせる
ことにより、残留電荷を効率良く短時間で除去するもの
である。

〔従来の技術］ 例えばファクシミリやスキャナ等の画像読み取り機能部
においては、受光セルが１次元配列されたＣＣＤ撮像素
子等を用いて成る光電変換素子、いわゆるラインセンサ
を、上記受光セルの配列方向（主走査方向）に対して直
交する方向（副走査方向）に移動（スキャン）させるこ
とで２次元的な画像読み取りを行っている。ここで、読
み取り画像の上記主走査方向の１ラインの画素数が上記
ラインセンサチップの受光セルの配列個数よりも多いと
きには、複数個のチップを主走査方向に継ぎ足して１ラ
インを読み取るようにしている。

このようなマルチチップタイプのラインセンサ（光電変
換素子）においては、各チップで読み取られた画像の電
気信号を、１チツプずつ順にシリアルに読み出すことで
、１ライン分の画像信号を得るようにしている。

〔発明が解決しようとする課題〕

ところで、一般にＣＣＤ撮像素子等の固体撮像素子にお
いては、受光セル部分で光電変換されて蓄積された電荷
を、転送ゲートを介してシフトレジスタに送り、このシ
フトレジスタからシリアルに読み出している。これらの
電荷転送の際には全ての電荷が転送されず、僅かの電荷
が残っていわゆる残留電荷となり、これが画像のぼけや
色のにごりとして現れることになる。そこで、エライン
毎の画像読み取りの間に、上記残留電荷を除去するため
の電荷転送を行わせることが必要とされる。

この場合、従来においては、例えば画像原稿に光を照射
しないでいわゆる空読み取りを行い、通常の画像読み取
り時と同様な転送駆動＃御を行っているため、１ライン
分の全画素をシリアルに読み出す時間が必要とされ、結
果として、読み取った画像信号を出力する際の１ライン
当たりの時間としては、１ラインの全画素をシリアル転
送するための時間の少なくとも２倍の時間が必要とされ
ることになる。このｌライン毎の読み取り所要時間の最
小値は、上記副走査方向へのラインセンサの移動速度の
上限を定め、２次元画像全体の読み取り時間の最小値を
定めることになり、高速読み取りが制限されることにな
る。

本発明はこのような点に鑑みてなされたものであり、画
像読み取りの際の１ライン当たりの所要時間を短縮し、
高速読み取りを可能とするような光電変換素子の駆動回
路の提供を目的とする。

〔課題を解決するための手段］ 本発明に係る光電変換素子の駆動回路は、複数画素分の
受光セルを有するチップを複数個用いて成る光電変換素
子を駆動するための駆動回路において、上記各チップに
て撮像された画像信号の転送時には、上記各チップ毎に
互いに重複することなく順次直列的に画像信号を転送し
、残留電荷の転送時には、上記各チップ間で時間的な重
複部分を持って転送を行わせることにより、上述の課題
を解決する。

〔作　用〕

残留電荷の転送時には、各チップからの電荷転送が時間
的な重複部分を持って並列的に行われるため、シリアル
動作に比べて短い時間で残留電荷転送を完了することが
できる。

〔実施例〕

第１図は本発明に係る光電変換素子の駆動回路の一実施
例として、４個のＣＯＤラインセンサチップ４ＯＡ、４
０Ｂ、４０Ｃ及び４０Ｄを直列接続して成る光電変換素
子（ラインセンサ）４を駆動制御するための回路の概略
構成を示すブロック回路図であり、第２図は該実施例の
動作を説明するためのタイムチャートである。

先ず第１図において、４個のＣＣＤラインセンサチップ
４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄは、いずれも同し構
成を有しており、複数個、例えば４３２画素分の受光セ
ルを有する受光部４１と、この受光部４１の各受光セル
に蓄積された電荷を並列転送するための転送部（シフト
ゲート）４２と、このシフトゲート４２を介して転送さ
れた各画素毎の電荷をシリアルに出力するためのシフト
レジスタ４３とから構成されている。従って、４個のチ
ップ４０Ａ〜４０Ｄを主走査方向に沿って接続して配列
すれば、ｌライン当たり読み取り可能な画素数が１７２
８個となる。ここで、受光部４１は、例えば光電変換機
能を有するフォトダイオード部と光！変換により生成さ
れた電荷を蓄積するためのメモリゲート部とから成って
おり、各チップ４０Ａ〜４０Ｄの各メモリゲート部には
、ゲートアレイ等で構成されたラインセンサ駆動回路４
５からのパルス信号φ■（第２図参照）がそれぞれ供給
されている。このラインセンサ駆動回路４５は、ＣＰＵ
等から成る制御回路部４６により動作制御されるように
なっている。各チップ４０Ａ〜４０Ｄの各受光部４１に
おいては、上記パルス信号φ■の−のパルスが入力され
て次のパルスが入力されるまでの間が電荷蓄積時間とな
る。

この信号φ■のパルスが入力されると、各チップ４０Ａ
〜４０Ｄの受光部４Ｉのメモリゲートに蓄積された電荷
がそれぞれ４３２画素分並列的にシフトゲート４２に転
送される。各チップ４０Ａ〜４０Ｄのシフトゲート４２
には、ラインセンサ駆動回路４５からそれぞれパルス信
号ＳＨＩ〜ＳＨ４が送られており、これらのパルス信号
ＳＨＩ〜ＳＨ４の各パルス入力に応じて各チップ４０Ａ
〜４０Ｄのシフトレジスタ４３にそれぞれ４３２Ｎ素分
の電荷が並列転送される。各チップ４０Ａ〜４０Ｄのシ
フトレジスタ４３には、クロック信号ＣＫがそれぞれ供
給されており、このクロック信号ＣＫのクロックパルス
に応して電荷のシフト動作が順次行われる。これらのチ
ップ４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各シフトレジ
スタ４３からの各出力信号Ｏ３Ａ、ＯＳＢ、ＯＳＣ及び
ＯＳＤは、マルチプレクサ（切換スイッチ）４７の各被
選択端子ａ、ｂ、ｃ及びｄにそれぞれ送られている。こ
のマルチプレクサ４７は、ラインセンサ駆動回路４５か
らの出力選択信号ＳＥＬに応して各被選択端子ａ　−ｄ
のいずれかに切換制御され、選択された出力は、出力端
子４８を介して取り出されるようになっている。

ここでラインセンサ駆動回路４５及び制御回路部４６は
、各ＣＣＤラインセンサチップ４０Ａ〜４０Ｄに対して
、読み取り画像信号の転送モードと残留電荷の除去モー
ドとで異なる形態の駆動制御を行っており、残留電荷の
除去モードでは各チップ４０Ａ〜４０Ｄを略々同時に、
時間的な重複部分を持たせて転送駆動することにより処
理時間の短縮を図っている。

このような構成を有する光電変換素子の駆動回路の具体
的な動作の一例について、第２図を参照しながら説明す
る。先ず、第２図の点灯駆動信号ＬＴに応じて光源を点
灯駆動して読み取り画像原稿に光源からの光を照射する
わけであるが、この光源を点灯駆動する直前（あるいは
点灯と同時）の時刻【１にて、制御回路部４６からトリ
ガパルス信号ＳＴがラインセンサ駆動回路４５に送られ
る。このとき制御回路部４６からは、モード選択情報も
同時にラインセンサ駆動回路４５に送られており、上記
点灯駆動開始時には、それまでに上記受光部４１で蓄積
された電荷を除去する残留電荷除去モードが選択される
。ラインセンサ駆動回路４５は、各チップ４０Ａ〜４０
Ｄに対して、上記時刻ｔｌから僅かの時間経過後の時刻
Ｌｘで、各受光部４１のメモリゲートに蓄積された電荷
を各シフトゲート４２に転送するためのパルス信号φ■
のパルスを出力し、このパルス出力後に、それぞれ各シ
フトゲート４２から各シフトレジスタ４３に電荷を転送
制御する転送駆動パルスＳＨＩ〜ＳＨ４を略々同時に出
力する。すなわち、第２図の例では、上記パルス信号φ
Ｖのパルス入力時刻Ｌ２後の時刻ｔ３にて転送駆動パル
スＳＨＩが出力され、その後順次僅かの遅れ時間ΔＴず
つずらして各転送駆動パルスＳＨ２、ＳＨ３、ＳＨ４が
出力されている。従って、１個のＣＣＤラインセンサチ
ップについて、シフトレジスタ４３から全４３２ｉｉ！
ｉｉ素分の画像信号を出力するのに要する時間をＴとす
ると、４個の千ツブ４０Ａ〜４０Ｄの全残留電荷を転送
するのに要する時間は、第２回からも明らかなように、
Ｔ＋３ΔＴとなる。ここで、上記時間Ｔは、シフトレジ
スタ４３の転送駆動クロックＣＫの周期をτとするとき
４３２τとなる。上記遅れ時間ΔＴは例えば３２τ程度
であり、残留電荷を除去するのに要する全時間は、４３
２τ＋３×３２τ−５２８τとなる。これは、残留電荷
については重複して読み出しても何ら悪影響がなく、単
に除去するだけでよいことを考慮して、各チップの間で
読み出し期間に重複部分を持たせて読み出すことにより
、全体の読み出し時間を短縮するものである。

これに対して、光源からの光が画像原稿に照射されてい
る間に各チップ４０Ａ〜４０Ｄの受光部４１で撮像され
蓄積された電荷は、チップ毎に重複なく順次シリアルに
読み出されることが必要とされる。制御回路部４６はラ
インセンサ駆動回路４５に対して、例えば時刻ｔ、で光
源点灯が終了した後の時刻ｔ、において上記トリガパル
ス信号ＳＴのパルスを送ると共に、読み取り画像信号転
送モードを選択指令する。このときラインセンサ駆動回
路４５は、所定時間経過後の時刻り、で上記信号φ■の
パルスを各チップ４０Ａ〜４０Ｄの受光部（のメモリゲ
ート）に送り、この信号φ■のパルスの入力間隔、すな
わち上記時刻ｔ２からｔ７までの間に各受光部４１で蓄
積された電荷をそれぞれ各シフトゲート４２に転送する
。この信号φＶのパルスが上記時刻ｔ、で入力された後
、ラインセンサ駆動回路４５は、各チップ４０Ａ〜４０
Ｄの各シフトゲート４２から各シフトレジスタ４３に電
荷を転送制御する転送駆動パルス５）１１−３Ｈ４を順
次出力して、各チップ４０Ａ〜４０Ｄの各シフトゲート
４２にそれぞれ送る。ここで、チップ４０Ａについての
転送駆動パルスＳＨ１が出力される時刻ｔｓＡから、上
記１チツプ内の全４３２画素を転送するのに要する時間
Ｔずつの時間遅れを持つ各時刻ｔＩＩ！１％　　Ｌ　ｅ
ｃｓ　’−８Ｄに、転送駆動パルス５）（２、ＳＨ３、
ＳＨ４を順次出力すると共に、これらの各時間Ｔ毎にマ
ルチプレクサ４７の被選択端子ａ、ｂ、ｃ、ｄを順次切
換選択することにより、チップ４０Ａ、４０Ｂ、４０Ｃ
１４０Ｄの各シフトレジスタ４３からのそれぞれの出力
Ｏ５Ａ、Ｏ５Ｂ、０ＳＣ１Ｏ３Ｄが時間Ｔ毎に順次切換
選択されて出力されるから、４チップ全体で１７２８画
素分の画像信号が切れ目なく連続して読み出される。

ここで、上記４個のＣＣＤラインセンサチップ４０Ａ、
４０Ｂ、４０Ｃ及び４０Ｄの各受光部４１で受光されて
得られる各画素データを、それぞれ５ｌ−ｓ４３２．５
４３３〜５８６４．５８６５〜５１２９６及び５１２９
７〜５１７２８とするとき、時刻ｔ８Ａからｔｓｓまで
の時間Ｔにおけるチップ４０Ａのシフトレジスタ４３か
らの出力信号Ｏ３Ａは、上記転送りロックＣＫに応して
上記画素データｓ１〜５４３２が順次現れるものとなり
、この間マルチプレクサ４７は被選択端子ａに切換接続
されて、出力端子４８からは画素データ５ｌ−ｓ４３２
がクロック周期τでシリアルに出力されることになる。

次に時刻ｔｌ１ｍからｔｓｃまでの時間Ｔにおいては、
マルチプレクサ４７が被選択端子すに切換接続され、チ
ップ４０Ｂのソフトレジスタ４３からの出力信号○ＳＢ
、すなわち上記画素データ５４３３〜５８６４が出力端
子４８から順次に出力される。また、時刻ｔｅｃからｔ
ｌｌ。

までの時間Ｔではチップ４０Ｃのシフトレジスタ４３か
らの出力信号Ｏ３Ｃとなる上記画素データ５８６５〜５
１２９６がマルチプレクサ４７の被選択端子Ｃを介して
出力端子４８より順次出力され、時刻ｔ０からり、まで
の時間Ｔではチップ４０Ｄのシフトレジスタ４３からの
出力信号Ｏ３Ｄとなる上記画素データ５１２９７〜５１
７２８がマルチプレクサ４７の被選択端子ｄを介して出
力端子４８より順次出力される。従って、時刻ｔｅａか
らし９までの時間４丁の間に、ｓｌから５１７２８まで
の画素データが転送りロックＣＫの周期τで１＠素分ず
つ順次シリアルに出力される。

なお、上記残留電荷除去モード時のマルチプレクサ４７
の切換制御は任意に行えばよい。これは、各千ツブ４０
Ａ〜４０Ｄの受光部４１の蓄積電荷をシフトゲート４２
に転送し、シフトレジスタ４３を介して出力するのみで
残留電荷の除去が行われ、この残留電荷を出力端子４８
を介して取り出すことは何ら必要とされないからである
。

次に、本発明に係る光電変換素子の駆動回路の上記実施
例が適用される画像読み取り装置の一興体例について、
第３図を参照しながら説明する。

この第３図は、画像原稿を読み取って画像メモリに記憶
させ、この画像メモリから所定フォーマットのテレビジ
ョン信号、例えばいわゆるＮＴＳＣ方弐のテレビジョン
信号の水平走査信号や垂直走査信号に同期をとって繰り
返し読み出すことによリ、静止画表示用の映像信号とし
て出力するような画像読み取り装置の基本構成を示して
おり、この画像読み取り装置は、本件出願人が例えば特
願平１−８３３３０号、特願平１−８３６９６号、特願
平１−８３６９７号の各明細書及び図面等において提案
しているものである。このような画像読み取り装置によ
れば、短時間で応答性良く画像原稿を映像化して表示す
ることができる。

この第３図に示す画像読み取り装置において、原稿載置
台１上に載置された画像原稿ＣＤを読み取る画像読み取
りヘッド２には、光源３、マルチレンズアレイＲＬ及び
ＣＣＤラインセンサ４が設けられており、光源３が画像
原稿ＣＤを照射し、画像原稿ＧＤからの反射光がマルチ
レンズアレイＲＬを介してラインセンサ４により受光さ
れるようになっている。このラインセンサ４は、例えば
１７２８個のＣＣＤ受光セルが直線上に主走査方向に沿
って配置されて構成されており、例えば画像原稿ＣＤに
対して主走査方向（表示画面上では垂直方向）の１ライ
ンを読み取る際に上記光源２がカラ−３原色のＲ，Ｇ、
Ｂに対応する光で順次発光することにより、カラ−３原
色の画像信号がライン順次（ただし、この場合のライン
は画面の垂直方向）で得られるようになっている。すな
わち、上記第２図の例では、時刻ｔ１からｔ、までの間
にＲ（赤）光源が点灯駆動され、以下周期的にＧ（緑）
光源（時刻ｔ１１から）、Ｂ（青）光源の順に、Ｒ，Ｇ
、Ｂの各光源が巡回的に繰り返し点灯駆動される。画像
読み取りヘッド２のラインセンサ４からの出力（第２図
の画像データｓ１〜５１７２８）は増幅器５で増幅され
、Ａ／Ｄ変換器６に送られてＲ信号、Ｇ信号、Ｂ信号の
順に１ラインずつ、例えば１画素当たり８ビツトのデジ
タル画像データに変換される。

このデジタル画像データは、いわゆるＦＩＦＯ等のライ
ンバッファ７によりタイミング合わせがなされて出力さ
れ、画像メモリ８に記憶されるようになっている。ここ
で、読取タイミング制御回路９は、モータ駆動回路２６
、光源駆動回路２８、ラインセンサ駆動回路２９等を制
御するものであり、モータ駆動回路２６は画像読み取り
ヘッド２を上記副走査方向に移動させるヘッド送りモー
タ２７を回転駆動し、光源駆動回路２８は光ｆｉ３のＲ
，Ｇ、Ｂ点灯駆動制御を行う。ラインセンサ駆動回路２
９は上記画像読み取りヘッド２内のラインセンサ４を読
み取り駆動制御するものであり、上記第１図の回路４５
に略々相当する。

次に、上記Ｒ，Ｃ，Ｂの各色毎のデジタル画像データが
記憶される画像メモリ８は、メモリ制御回路１０からの
制御信号により書込／読出制御されるようになっている
。すなわち、先ず書き込み時には、上記ラインセンサ４
の受光セル配列方向（主走査方向）が画面の垂直方向で
あるから、この垂直方向の１ライン毎にラインセンサＬ
Ｓの水平方向（副走査方向）の移動（スキャン）に応し
てＲ，Ｇ、Ｂの各ラインが順次書き込まれる。画像メモ
リ８からの読み出しの際には、メモリ制御回路１０が所
定のテレビジョン信号フォーマット（例えばＮＴＳＣフ
ォーマット）の水平（Ｈ）同期信号や垂直（Ｖ）同期信
号に応じたタイミングで、水平方向のライン走査を繰り
返し行いながら垂直方向に移動するようなアドレスアク
セスを行うことにより、上記Ｒ，Ｇ、Ｂのデジタル画像
データを並列的に読み出して出力する。

画像メモリ８から読み出されたＲ、Ｇ、Ｂの各デジタル
画像データは、Ｄ／Ａ変換器１１でそれぞれアナログ信
号に変換されて重畳回路１２に送られる。この重畳回路
１２には、画像読み取り装置の各種操作に関連した機能
を英文字、数字、記号等により表示するためのキャラク
タ表示信号がキャラクタ発生回路２５から供給されてい
る。なお、キャラクタ発生回路２５は、例えばポインタ
マークやトリミング枠等を表示するためのキャラクタ等
も発生可能となっている。重畳回路１２においては、キ
ャラクタ発生回路２５がらのキャラクタ表示信号が、上
記アナログ画像信号に対して重畳されて出力される。重
畳回路１２がらのＲｌＣ，Ｂ画像体号、いわゆるカラー
コンポーネント信号は、出力端子１３Ｒ１１３Ｇ、１３
Ｂを介して取り出され、カラーＣＲＴ　（陰極線管）１
４等の表示装置に送られる。なお、上記重畳回路１２か
らのＲ，Ｇ、Ｂ画像体号は、Ｙ（ｍ度）信号マトリクス
回路１５及びＣ（クロマ）信号マトリクス回路１６にそ
れぞれ送られてＹ信号及びＣ信号となり、出力端子１３
Ｙ及び１３Ｃからそれぞれ出力される。これらのＹ信号
及びＣ信号は、混合回路１７でミックスされて、いわゆ
る複合（コンポジット）カラー映像信号となり、出力端
子１３Ｖを介して出力される。

次に、上記読み取りタイミング制御回路９及びメモリ制
御回路１０は、システム制御回路（いわゆるシステムコ
ントローラ）２１により制御されており、このシステム
制御回路２１は、ＣＰＵ２２との間でデータや制御信号
の送受が行われるようになっている。このシステム制御
回路２１とＣＰＵ２２とは一体的な構成としてもよい、
キー人力装置２３からは、画像読み取り開始操作や、表
示画像内容をスクロールさせたり、表示画像内の任意の
箇所を指示するためのポインタマークを表示させたり、
表示画像内の任意の範囲を指定して再度読み取りを行わ
せるためのトリミング枠を表示させたりするためのキー
人力信号をＣＰＵ２２に供給するようになっている。こ
のＣＰＵ２２は、キャラクタ発生回路２５を制御して、
所望のキャラクタ、例えばポインタマークやトリミング
枠等を表示するためのキャラクタを発生させ、これらの
キャラクタに基づくキャラクタ表示信号を上記重畳回路
１２に送っている。

なお、システム制御回路２１からは、水平同期信号ＨＤ
、垂直同期信号ＶＤ及びこれらの同期信号が混合された
コンポジット同期信号５ＹＮＣがそれぞれ出力端子１８
Ｈ，１８Ｖ、１８５に送られている。

このような構成の画像読み取り装置によれば、短時間で
応答性良く画像原稿を映像化してＣＲＴモニタ表示装置
等に表示させることができ、例えば展示会や講演会等で
のプレゼンテーション等に用いるのに好適である。

このような画像読み取り装置に、本発明に係る光電変換
素子の駆動回路を使用した場合には、残留電荷除去を短
時間で行え、原ａ画像読み取りの際の１ライン当たりの
読み取り時間を短縮できるため、ラインセンサの走査速
度を高めることができ、原稿画像全体の読み取り時間を
短縮して、応答性をさらに高めることができる。

〔発明の効果］ 以上説明したことからも明らかなように、本発明に係る
光電変換素子の駆動回路によれば、複数画素骨の受光セ
ルを有するチップを複数個用いて成る光電変換素子を駆
動するための駆動回路において、残留電荷の転送時には
、上記各チップ間で時間的な重複部分を持って転送を行
わせることにより、残留電荷の転送時には、各チップか
らの電荷転送が時間的な重複部分を持って並列的に行わ
れるため、シリアル動作に比べて短い時間で残留電荷転
送を完了することができる。これによって、全体的な画
像読み取り時間を短縮でき、画像読み取り動作の応答性
を高めることができる。

【図面の簡単な説明】

第１図は本発明に係る光電変換素子の駆動回路の一実施
例を示すブロック回、第２図は該実施例の動作を説明す
るためのタイムチャート、第３図は該実施例が用いられ
る画像読み取り装置の全体の概略構成を示すブロック回
路口である。 ＣＤ・・・・・・画像原稿 １・・・・・・・・原稿載置台 ２・・・・・・・・画像読み取りヘッド３・・・・・・
・・光源 ４・・・・・・・・ラインセンサ ６・・・・・・・・Ａ／Ｄ変換器 ８・・・・・・・・画像メモリ ９・・・・・・・・タイミング制御回路１０・・・・・
・メモリ制御回路 １１・・・・・・Ｄ／Ａ変換器 １２・・・・・・重畳回路 ２１・・・・・・システム制御回路 ２２・・・・・・ＣＰＵ ２８・・・・・・光源駆動回路 ２９・・・・・・ラインセンサ駆動回路４０Ａ〜４０Ｄ
・・・・ＣＣＤラインセンサチップ４１・・・・・・受
光部 ４２・・・・・・シフトゲート ４３・・・・・・シフトレジスタ ４５・・・・・・ラインセンサ駆動回路４６・・・・・
・制御回路部 ４７・・・・・・マルチプレクサ ４８・・・・・・出力端子

Claims (1)

1. 【特許請求の範囲】 複数画素分の受光セルを有するチップを複数個用いて成
   る光電変換素子を駆動するための駆動回路において、 上記各チップにて撮像された画像信号の転送時には、上
   記各チップ毎に互いに重複することなく順次直列的に画
   像信号を転送し、残留電荷の転送時には、上記各チップ
   間で時間的な重複部分を持って転送を行わせることを特
   徴とする光電変換素子の駆動回路。