JPH04254746A - 明度検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計器の文字盤の表面、
ＬＳＩウェーハの表面等の各種被検査体の表面の明度を
画像処理の利用により検査するに適した明度検査装置に
関する。

【０００２】

【従来技術】従来、この種の明度検査装置においては、
適宜な照明を受けた状態にある被検査体の表面をテレビ
カメラにより撮影画像として撮影し、この撮影画像の明
度を、被検査体の表面の基準画像の明度と、画素毎に比
較して、その各明度差に基づいて被検査体の表面の適否
を検査するようにしたものがある。

【０００３】

【発明が解決しようとする課題】しかし、このような構
成においては、撮影画像と基準画像との間には、一般的
に照明の輝度変動や被検査体の表面自体のバラツキによ
り相対的に明度が変化することが多いため、全く同じと
判断したい被検査体の表面でも明度差が生じてしまい、
その結果、この明度差を解消するように補正する必要が
生じる。かかる場合、単一の撮影画像中において補正し
たい画像部分が複数存在すると、各画像部分について順
番に補正量を計算し、これら各補正量に応じ単一の撮影
画像から複数の補正撮影画像を形成し、かつ、これら各
補正撮影画像をそれぞれ基準画像と比較して明度の適否
の判断を行うこととなる。このことは、被検査体の表面
の明度の適否の判断にあたり、複雑な画像処理過程を必
要とすることを意味する。その結果、被検査体の表面の
明度検査のための処理速度が低下するのは勿論のこと、
メモリーの容量が大きくなるとともに回路構成が複雑と
なってコスト高を招くという不具合が生じる。これに対
し、本発明者等は、以下のようなことを確認した。例え
ば、撮影画像及び基準画像の互いに対応する画素領域の
各画素の明度をそれぞれＴｓｉ及びＭｓｉとし、撮影画
像の各画素の明度Ｔｓｉの補正明度をＴｓａｉとし、　
前記対応画素領域に属する撮影画像の画素数をＮとし、
撮影画像の欠陥画素部とこれに対応する基準画像の画素
部との各対応画素同士間の明度差をＦｉ　とすれば、次
の数１及び数２が成立する。但し、ｉ＝１、２、…、Ｎ
とする。

【数１】 　　　　　　　　Ｔｓａｉ＝Ｔｓｉ−（１／Ｎ）・｛（
Ｔｓ１−Ｍｓ１）＋（Ｔｓ２−Ｍｓ２）＋…　　　　　
　　　　　　　　　　　　　＋（ＴｓＮ−ＭｓＮ）｝

【
数２】Ｆｉ＝Ｔｓａｉ−Ｍｓｉ ここで、上述の対応画素領域における基準画像の各画素
の明度のー定値をＭｆｉｘ　とすると、次の数３及び数
４が成立する。

【数３】 　　　　　　　　　　Ｔｓａｉ＝Ｔｓｉ−（１／Ｎ）・
（Ｔｓ１＋Ｔｓ２＋…＋ＴｓＮ）＋Ｍｆｉｘ

【数４】Ｆ
ｉ＝Ｔｓａｉ−Ｍｓｉ ＝Ｔｓｉ−（１／Ｎ）・（Ｔｓ１＋Ｔｓ２＋…＋ＴｓＮ
）しかして、この数４によれば、Ｔｓｉと（１／Ｎ）・
（Ｔｓ１＋Ｔｓ２＋…＋ＴｓＮ）との差、即ち、Ｔｓｉ
と前記対応画素領域の各Ｔｓｉの平均値との間の明度差
でもって、Ｆｉ　が決まることが分かる。かかる場合、
数４の第２式には、基準画像の画素の明度Ｍｓｉが関与
していないので、　明度差Ｆｉの決定にあたり、基準画
像の画素の明度Ｍｓｉのバラツキを考慮する必要もない
ことが分かる。以上のようなことは、撮影画像及び基準
画像の各全対応画素について成立する。そこで、本発明
は、上述のような認識のもとに、明度検査装置において
、基準画像の各画素の明度に代えて、撮影画像の各画素
の明度の平均化を有効に活用して、そのメモリーの容量
の増大や回路構成の複雑化を招くことなく、被検査体の
表面の明度の検査処理速度を高めようとするものである
。

【０００４】

【課題を解決するための手段】上記課題の解決にあたり
、本発明の構成は、被検査体の互いに異なる明度の少な
くとも第１及び第２の表面部を有する表面を適宜な照明
のもとに画像として撮影する撮影手段と、前記撮影画像
を被検画像として記憶する撮影画像記憶手段と、前記表
面の正常な画像を基準画像として記憶する基準画像記憶
手段と、前記第１表面部に対応する第１画素領域及び前
記第２表面部に対応する第２画素領域にそれぞれ属する
画素毎に前記基準画像の各画素によるアドレス指定に応
じ前記撮影画像の各画素の明度を累積し第１及び第２の
明度累積データとする明度累積手段と、前記第１及び第
２の画素領域にそれぞれ属する画素毎に前記基準画像の
各画素によるアドレス指定に応じ前記撮影画像の各画素
の数を計数し第１及び第２の画素計数データとする画素
計数手段と、前記第１明度累積データに対する前記第１
画素計数データによる除算及び前記第２明度累積データ
に対する前記第２画素計数データによる除算を行いそれ
ぞれ第１及び第２の除算データとする除算手段と、前記
第１画素領域に属する前記被検画像の各画素の明度と前
記第１除算データとの間の明度差及び前記第２画素領域
に属する前記被検画像の各画素の明度と前記第２除算デ
ータとの間の明度差を演算しこれら各明度差に基づき前
記被検画像の欠陥部を明度欠陥データとする明度差演算
手段とを備えるようにしたことにある。

【０００５】

【作用】このように本発明を構成したことにより、前記
被検査体の表面を適宜な照明のもとに画像として前記撮
影手段により撮影すれば、前記撮影画像記憶手段が、前
記撮影画像を被検画像として記憶し、前記明度累積手段
が、前記第１及び第２の画素領域にそれぞれ属する画素
毎に、前記基準画像記憶手段の記憶基準画像の各画素に
よるアドレス指定に応じ、前記撮影画像の各画素の明度
を累積し第１及び第２の明度累積データとし、前記画素
計数手段が、前記第１及び第２の画素領域にそれぞれ属
する画素毎に前記記憶基準画像の各画素によるアドレス
指定に応じ前記撮影画像の各画素の数を計数し第１及び
第２の画素計数データとし、前記除算手段が、前記第１
明度累積データに対する前記第１画素計数データによる
除算及び前記第２明度累積データに対する前記第２画素
計数データによる除算を行いそれぞれ第１及び第２の除
算データとし、かつ、前記明度差演算手段が、前記第１
画素領域に属する前記被検画像の各画素の明度と前記第
１除算データとの間の明度差及び前記第２画素領域に属
する前記被検画像の各画素の明度と前記第２除算データ
との間の明度差を演算しこれら各明度差に基づき前記被
検画像の欠陥部を明度欠陥データとする。

【０００６】

【発明の効果】このように、上述のような各明度累積デ
ータ及び各画素計数データに基づく各除算データの演算
のもとに、前記明度差演算手段が、その明度差の演算に
あたり、前記被検画像の各画素の明度とこれに対応する
前記基準画像の各画素の明度とに代えて、前記被検画像
の各画素の明度とこれに対応する前記各除算データのい
ずれか（即ち、前記被検画像の各画素の明度の前記各画
素領域のいずれかにおける平均値）とにより行うので、
前記撮影画像や基準画像の各画素の明度に前記第１或い
は第２の画素領域内毎にバラツキがあっても、上述の従
来技術の解決課題で述べたような複数の補正基準画像の
形成を不必要とし、その結果、被検査体の明度の検査が
、不必要な記憶容量の増大を招くことなく、かつ画像処
理回路構成を複雑にすることなく、迅速に行える。また
、前記基準画像は、上述したように、アドレス指定のた
めに使用するのみなので、従来のように、被検画像の各
画素の明度との比較のために、基準画像の各画素の明度
のバラツキを管理する必要もない。

【０００７】

【実施例】以下、本発明の一実施例を図面により説明す
ると、図１は、本発明に係る明度検査装置の全体構成を
示している。この明度検査装置は、テレビカメラＴｃを
有しており、このテレビカメラＴｃは、スピードメータ
１０（図４参照）の文字盤１１の互いに異なる複数個の
被検査部１２（図４にて四角１３で囲われた部分により
そのー例を示す）の各々を、その明度分布のもとに撮影
し、後述する画面同期信号発生回路４０からの各画面同
期信号の立ち下がりに順次応答して、これら各撮影画像
を、その各撮影画像毎に、シリアルデータ（以下、撮影
画像データという）として出力する。但し、文字盤１１
の背景部１１ａ、目盛部１１ｂ及び文字部１１ｃは、互
いに異なる色彩で印刷されている。このことは、背景部
１１ａ、目盛部１１ｂ及び文字部１１ｃが、互いに異な
る明度を有することを意味する。従って、前記各撮影画
像データは、背景部１１ａ、目盛部１１ｂ及び文字部１
１ｃの明度のいずれかにより特定される。リセットスイ
ッチＳＷは、そのリセット操作により、リセット信号を
発生する。Ａ−Ｄ変換器２０は、テレビカメラＴｃから
の各撮影画像データを、これら各撮影画像データ毎に、
画素同期クロック回路３０からの各画素同期クロック信
号に順次応答してディジタルデータ（以下、被検画像デ
ータＴ（ｘ，ｙ）という）に変換する。但し、Ｔ（ｘ，
ｙ）において、（ｘ，ｙ）は、前記各撮影画像の各画素
の位置座標を表す。従って、Ｔ（ｘ，ｙ）は、座標（ｘ
，ｙ）における画素の明度をも表す。画素同期クロック
回路３０は、所定発振周波数にて画素同期クロック信号
を繰り返し発生する。画面同期信号発生回路４０は、明
度検査装置の作動開始と同時に作動状態におかれて、画
素同期クロック回路３０からの各画素同期クロック信号
を計数しその所定数（所定周期（例えば、３３（ｍｓｅ
ｃ）に対応する）の計数毎に繰り返し画面同期信号を発
生する。

【０００８】画面カウンタ５０は、リセットスイッチＳ
Ｗからのリセット信号に応答してリセットされて、画面
同期信号発生回路４０から順次生ずる各画面同期信号を
計数する。画素カウンタ６０は、画面同期信号発生回路
４０からの各画面同期信号の立ち下がりに応答して繰り
返しリセットされて、画素同期クロック回路３０からの
各画素同期クロック信号を計数し、各計数結果を、各フ
レームメモリＭｆ１〜Ｍｆｎのいずれかを指定するに必
要な第１〜第ｎのアドレス信号のいずれかを発生する。 デコーダ７０は、画面カウンタ５０の計数値を解読し、
この解読結果に応じ、各フレームメモリＭｆ１〜Ｍｆｎ
のいずれかを表すデコード信号を発生し各フレームメモ
リＭｆ１〜Ｍｆｎのイネーブル端子のいずれかに付与す
る。各フレームメモリＭｆ１〜Ｍｆｎは、文字盤１１の
各被検査部１２の正常な基準画像をそれぞれ予め記憶し
ている。しかして、各フレームメモリＭｆ１〜Ｍｆｎの
いずれかが、デコーダ７０からのデコード信号により選
択されてその基準画像をシリアルデータ（以下、基準画
像データＭ（ｘ，ｙ）という）として欠陥強調回路８０
（図１〜図３参照）に出力する。但し、Ｍ（ｘ，ｙ）に
おいて、（ｘ，ｙ）は、上述のＴ（ｘ，ｙ）における場
合と同様であり、Ｍ（ｘ，ｙ）は、Ｔ（ｘ，ｙ）に対応
する。従って、Ｍ（ｘ，ｙ）は、基準画像上の座標（ｘ
，ｙ）における画素の明度をも表す。

【０００９】欠陥強調回路８０は、図２に示すごとく、
クロック回路８１ａを有しており、このクロック回路８
１ａは、所定発信周波数にてクロック信号を繰り返し発
生する。ｎビットのカウンタ８１ｂは、画面同期信号発
生回路４０からの各画面同期信号に応答し繰り返しリセ
ットされて、クロック回路８１ａから順次生ずるクロッ
ク信号を計数し、これら各計数結果に応じ、最上位の桁
に相当する出力端子ＱＭＳＢ　から２進信号を繰り返し
発生する。論理回路８２は、ＯＲゲート８２ａを有して
おり、このＯＲゲート８２ａは、画面同期信号発生回路
４０からの各画面同期信号又は画素同期クロック回路３
０からの各画素クロック信号の反転信号をゲート信号Ｇ
ａとして発生する。ＡＮＤゲート８２ｂは、カウンタ８
１ｂからの２進信号の反転信号のハイレベル下及び画面
同期信号発生回路４０からの各画面同期信号のハイレベ
ル下にて、クロック回路８１ａからの各クロック信号を
順次ＯＲゲート８２ｄに出力する。ＡＮＤゲート８２ｃ
は、画面同期信号発生回路４０からの各画面同期信号の
ハイレベル下にて、画素同期クロック回路３０からの各
画素同期クロック信号の反転信号を順次ＯＲゲート８２
ｄに出力する。ＯＲゲート８２ｄは、両ＡＮＤゲート８
２ｂ、８２ｃからの各出力信号のいずれかをゲート信号
Ｇｂとして発生する。ＡＮＤゲート８２ｅは、画面同期
信号発生回路４０からの各画面同期信号のハイレベル下
にて、カウンタ８１ｂからの各２進信号を順次ＯＲゲー
ト８２ｇに出力する。ＡＮＤゲート８２ｆは、画面同期
信号発生回路４０からの各画面同期信号のローレベル下
にて、画素同期クロック回路３０からの各画素同期クロ
ック信号の反転信号を順次ＯＲゲート８２ｇに出力する
。ＯＲゲート８２ｇは、両ＡＮＤゲート８２ｅ、８２ｆ
からの各出力信号のいずれかをゲート信号Ｇｃとして発
生する。Ｄ型フリップフロップ８２ｋは、画面同期信号
発生回路４０からの各画面同期信号のローレベルに応答
してリセットされて、カウンタ８１ｂからの各２進信号
に応答して直流電源（図示しない）からの直流電圧（＋
Ｖｄ）をその反転レベルにて反転出力端子Ｑｎｅｇ　か
ら出力信号Ｇｄとして発生する。ＡＮＤゲート８２ｈは
、カウンタ８１ｂからの各２進信号のハイレベル下及び
画面同期信号発生回路４０からの各画面同期信号のハイ
レベル下にて、クロック回路８１ｂからの各クロック信
号を順次ＯＲゲート８２ｉに出力する。ＯＲゲート８２
ｉは、画面同期信号発生回路４０からの各画面同期信号
の反転信号又はＡＮＤゲート８２ｈからの各出力クロッ
ク信号をゲート信号Ｇｅとして発生する。ＯＲゲート８
２ｊは、画面同期信号発生回路４０からの各画面同期信
号又は画素同期クロック回路３０からの各画素クロック
信号をゲート信号Ｇｆとして発生する。

【００１０】３ステートバッフア　８３は、論理回路８
２のフリップフロップ８２ｋからの出力信号Ｇｄのロー
レベルに応答して、フリップフロップ（図示しない）か
らのローレベルの出力を、両メモリ８３ｅ、８３ｆに付
与してこれら両メモリ８３ｅ、８３ｆの記憶内容をクリ
アする。但し、前記フリップフロップは、画面同期信号
発生回路４０からの画面同期信号のハイレベル時におけ
る反転出力をローレベル出力として３ステートバッフア
　８３に出力し、また、画面同期信号発生回路４０から
画面同期信号のローレベル時における反転出力をハイレ
ベル出力として後述する加算器８３ｂに出力する。加算
器８３ａは、ＯＲゲート８２ｊからのゲート信号Ｇｆ、
即ち画面同期信号発生回路４０からの画面同期信号のロ
ーレベル下にて画素同期クロック回路３０から順次生ず
る各画素クロック信号に応答し、Ａ−Ｄ変換器２０から
順次生じる各被検画像データＴ（ｘ，ｙ）、即ち各座標
（ｘ，ｙ）における画素の明度をラッチ８３ｃの現段階
におけるラッチデータに順次加算する。ラッチ８３ｃは
、ＯＲゲート８２ａからのゲート信号Ｇａ、即ち画面同
期信号発生回路４０からの画面同期信号のローレベル下
にて画素同期クロック回路３０から順次生ずる各画素ク
ロック信号の反転信号に応答し、メモリ８３ｅからの出
力記憶明度累積データを繰り返しラッチする。メモリ８
３ｅは、そのクリア後、ＯＲゲート８２ｄからのゲート
信号Ｇｂのローレベル下にて、　デイジタルスイッチ８
５ａを介し、各フレームメモリＭｆ１〜Ｍｆｎのいずれ
かから順次出力される各基準画像データＭ（ｘ，ｙ）を
アドレス信号として受けて、これら各アドレス信号によ
り指定される加算器８３ａからの各加算データを、文字
盤１１の背景部１１ａ、目盛部１１ｂ及び文字部１１ｃ
にそれぞれ対応する各画素領域（以下、各画素領域Ｒ１
、Ｒ２、Ｒ３という）毎に　累積し第１、第２及び第３
の明度累積データとして記憶する。一方、メモリ８３ｅ
は、ＯＲゲート８２ｇからのゲート信号Ｇｃのローレベ
ル下にて、デイジタルスイッチ８５ａを介し、　各フレ
ームメモリＭｆ１〜Ｍｆｎのいずれかから順次出力され
る各基準画像データＭ（ｘ，ｙ）をアドレス信号として
受けて、これら各アドレス信号により指定される画素の
属する明度累積データ（即ち、第１、第２或いは第３の
明度累積データ）を読み出してラッチ８３ｃ及び除算器
８４に出力する。

【００１１】加算器８３ｂは、ＯＲゲート８２ｊからの
ゲート信号Ｇｆ、即ち画面同期信号発生回路４０からの
画面同期信号のローレベル下にて画素同期クロック回路
３０から順次生ずる各画素クロック信号に応答し、前記
フリップフロップからのハイレベルの出力、即ちデイジ
タル値　「１」を、ラッチ８３ｄの現段階におけるラッ
チデータに繰り返し加算する。ラッチ８３ｄは、ＯＲゲ
ート８２ａからのゲート信号Ｇａ、即ち画面同期信号発
生回路４０からの画面同期信号のローレベル下にて画素
同期クロック回路３０から順次生ずる各画素クロック信
号の反転信号に応答し、メモリ８３ｆの出力記憶計数デ
ータを繰り返しラッチする。メモリ８３ｆは、そのクリ
ア後、ＯＲゲート８２ｄからのゲート信号Ｇｂのローレ
ベル下にて、デイジタルスイッチ８５ａを介し、各フレ
ームメモリＭｆ１〜Ｍｆｎ　のいずれかから順次出力さ
れる各基準画像データＭ（ｘ，ｙ）をアドレス信号とし
て受けて、これら各アドレス信号により指定される画素
の属する加算器８３ｂからの各加算データを、　各画素
領域Ｒ１、Ｒ２、Ｒ３毎に計数し第１、第２及び第３の
画素計数データとして記憶する。一方、メモリ８３ｆは
、ＯＲゲート８２ｇからのゲート信号Ｇｃのローレベル
下にて、デイジタルスイッチ８５ａ　を介し、各フレー
ムメモリＭｆ１〜Ｍｆｎのいずれかから順次出力される
各基準画像データＭ（ｘ，ｙ）をアドレス信号として受
けて、これら各アドレス信号により指定される画素の属
する画素計数データ（即ち、第１、第２或いは第３の画
素計数データ）を読み出してラッチ８３ｄ及び除算器８
４に出力する。

【００１２】除算器８４は、メモリ８３ｅからの第１明
度累積データをメモリ８３ｆからの第１画素計数データ
で除して第１除算データとし、メモリ８３ｅからの第２
明度累積データをメモリ８３ｆからの第２画素計数デー
タで除して第２除算データとし、かつメモリ８３ｅから
の第３明度累積データをメモリ８３ｆからの第３画素計
数データで除して第３除算データとして順次メモリ８６
に出力する。　デイジタルスイッチ８５ａは、画面同期
信号発生回路４０からの画面同期信号に応答してローレ
ベル状態Ｌ又はハイレベル状態Ｈに交互に切り替えられ
て、ハイレベル状態Ｈにてカウンタ８１ｂからのアドレ
ス信号を各メモリ８３ｅ、８３ｆに付与し、また、ロー
レベル状態Ｌにて、各フレームメモリＭｆ１〜Ｍｆｎの
いずれかから順次出力される各基準画像データＭ（ｘ，
ｙ）をアドレス信号として各メモリ８３ｅ、８３ｆに付
与する。分周器８５ｂは、画面同期信号発生回路４０か
らの各画面同期信号に順次応答して、これら各画面同期
信号の周波数を１／２に分周し分周信号として順次発生
する。カウンタ８１ｂは、クロック回路８１ａから順次
生じるクロック信号を計数しこれら各計数結果をアドレ
ス信号として　両デイジタルスイッチ　８５ａ、８６ａ
に付与する。デイジタルスイッチ　８６ａは、画面同期
信号発生回路４０からの各画面同期信号に応答してロー
レベル状態Ｌ（又はハイレベル状態Ｈ）に切り替えられ
る。しかして、このデイジタルスイッチ８６ａは、その
ハイレベル状態Ｈにて、カウン　タ８１ｂからの各アド
レス信号を順次メモリ８６に付与し、一方、そのローレ
ベル状態Ｌにて、　デイジタルスイッチ８８ｃを介し両
フレームメモリＭｄ１、Ｍｄ２のいずれかから出力され
る記憶データをアドレス信号としてメモリ８６に付与す
る。メモリ８６は、画面同期信号発生回路４０からの各
画面同期信号のハイレベル下におけるＯＲゲート８２ｉ
からの各ゲート信号Ｇｅの発生のもとに、　デイジタル
スイッチ８６ａを介するカウンタ８１ｂからの各アドレ
ス信号による指定により除算器８４からの第１、第２或
いは第３の除算データを順次記憶する。また、このメモ
リ８６は、画面同期信号発生回路４０からの各画面同期
信号のローレベル下にて、デイジタルスイッチ　８８ｃ
を介する両フレームメモリＭｄ１、Ｍｄ２のいずれかか
らの各出力データによる指定により、この指定に係る第
１、第２或いは第３の記憶除算データをメモリ８９に順
次出力する。

【００１３】デイジタルスイッチ８８ａは、　分周器８
５ｂから順次生ずる各分周信号に応答してローレベル状
態Ｌ（又は、ハイレベル状態Ｈ）に交互に切り替えられ
て、各フレームメモリＭｆ１〜Ｍｆ２からのいずれかの
基準画像データＭ（ｘ，ｙ）を、順次交互に、ローレベ
ル状態Ｌ又はハイレベル状態ＨにてフレームメモリＭｄ
１又はフレームメモリＭｄ２に出力する。　デイジタル
スイッチ８８ｂは、分周器８５ｂから順次生ずる各分周
信号に応答してローレベル状態Ｌ（又は、ハイレベル状
態Ｈ）に交互に切り替えられて、Ａ−Ｄ変換器２０から
の被検画像データＴ（ｘ，ｙ）を、順次交互に、ローレ
ベル状態Ｌ又はハイレベル状態ＨにてフレームメモリＭ
ｄ３又はフレームメモリＭｄ４に出力する。　両フレー
ムメモリＭｄ１、Ｍｄ２は、デイジタルスイッチ８８ａ
からの各出力データを順次交互に記憶する。両フレーム
メモリＭｄ３、Ｍｄ４は、デイジタルスイッチ　８８ｂ
からの各出力データを順次交互に記憶する。デイジタル
スイッチ８８ｃは、　分周器８５ｂから順次生ずる各分
周信号に応答してローレベル状態Ｌ（又は、ハイレベル
状態Ｈ）に交互に切り替えられて、フレームメモリＭｄ
１の記憶データ又はフレームメモリＭｄ２の記憶データ
を、ローレベル状態Ｌ又はハイレベル状態Ｈにてデイジ
タルスイッチ８６ａに出力する。デイジタルスイッチ８
８ｄは、分周器８５ｂから順次生ずる各分周信号に応答
してローレベル状態Ｌ（又は、ハイレベル状態Ｈ）に交
互に切り替えられて、フレームメモリＭｄ３の記憶デー
タ又はフレームメモリＭｄ４の記憶データを、ローレベ
ル状態Ｌ又はハイレベル状態Ｈにてメモリ８９に出力す
る。　但し、両デイジタルスイッチ８８ｃ、８８ｄが共
にハイレベル状態Ｈ（又は、ローレベル状態Ｌ）にある
とき、　上述の両デイジタルスイッチ８８ａ、８８ｂが
共にローレベル状態Ｌ（又は、ハイレベル状態Ｈ）にあ
る。メモリ８９は、減算機能を有するもので、このメモ
リ８９は、　デイジタルスイッチ８８ｄからの出力デー
タとメモリ８６からの出力データとの減算差を演算して
記憶する。Ｄ−Ａ変換器９０は、欠陥強調回路８０を介
する画面同期信号発生回路４０からの画面同期信号のロ
ーレベル中に、画素同期クロック回路３０からの各画素
クロック信号に応答して、メモリ８９からの減算差記憶
データを順次アナログ変換し、アナログデータとして　
デイスプレイ１００に出力する。このデイスプレイ　１
００は、テレビジョンにより構成されて、Ｄ−Ａ変換器
９０からのアナログデータを表示する。

【００１４】以上のように構成した本実施例において、
本発明装置を作動状態におけば、画面同期信号発生回路
４０が画素同期クロック回路３０から順次生ずる画素ク
ロック信号に応じて画面同期信号を繰り返し発生する。 また、リセットスイッチＳＷからリセット信号を発生さ
せれば、画面カウンタ５０がリセットされて画面同期信
号発生回路４０からの各画面同期信号を順次計数する。 また、論理回路８２のフリップフロップ８２ｋが、カウ
ンタ８１ｂのリセットに伴うクロック回路８１ａからの
クロック信号に対する計数作動に応じ、ゲート信号Ｇｄ
を生ずる。しかして、このゲート信号Ｇｄが立ち下がる
と、３ステートバッフア８３が、　そのローレベル出力
を、両メモリ８３ｅ、８３ｆにその各記憶内容をクリア
すべく付与する。このとき、デイジタルスイッチ　８５
ａが、画面同期信号発生回路４０からの画面同期信号に
応答してハイレベル状態Ｈにある。従って、両メモリ８
３ｅ、８３ｆが、その各記憶内容を、カウンタ８１ｂか
らクロック回路８１ａとの協働によりデイジタルスイッ
チ　８５ａを介し順次生ずる各アドレス信号による指定
のもとに、３ステートバッフア８３からのローレベル出
力に応じクリアする。

【００１５】また、適宜な照明のもとにテレビカメラＴ
ｃによりスピードメータ１０の文字盤１１の一被検査部
１２（図４及び図５（Ａ）参照）を撮影するとともに画
面同期信号発生回路４０から現段階で生じている画面同
期信号が立ち下がると、被検査部１２の撮影画像が撮影
画像データとしてテレビカメラＴｃからＡ−Ｄ変換器２
０に出力されてこのＡ−Ｄ変換器２０により被検画像デ
ータＴ（ｘ，ｙ）にディジタル変換されて欠陥画像強調
回路８０に出力される。このとき、上述のような画面同
期信号の立ち下がりに伴う分周器８５ｂからの分周信号
の発生に応答して、両デイジタルスイッチ８８ａ、８８
ｂが共にローレベル状態Ｌになり、一方、両デイジタル
スイッチ　８８ｃ、８８ｄが共にハイレベル状態Ｈにな
る。また、デコーダ７０が、画面カウンタ５０の計数値
に応じ、フレームメモリＭｆ１を指定するものとする。 但し、このフレームメモリＭｆ１には、図４及び図５（
Ａ）に示したー被検査部１２の正常画像（図５（Ｂ）参
照）が基準画像データＭ（ｘ，ｙ）として予め記憶され
ているものとする。しかして、フレームメモリＭｆ１が
、デコーダ７０による指定のもとに、その記憶基準画像
データＭ（ｘ，ｙ）を欠陥画像強調回路８０に出力する
。図５（Ａ）にて示す被検査部１２において、符号１１
ｄは、同被検査部１２の背景部１１ａにおける欠陥部を
示す。

【００１６】上述のように被検画像データＴ（ｘ，ｙ）
及び基準画像データＭ（ｘ，ｙ）が欠陥画像強調回路８
０に出力されると、加算器８３ａが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、Ａ−Ｄ変換器２０
からの被検画像データＴ（ｘ，ｙ）をラッチ８３ｃのラ
ッチ明度累積データ（現段階では、上述のようにクリア
されている）と加算し、メモリ８３ｅが、同加算データ
を、論理回路８２から生ずるゲート信号Ｇｂの立ち上が
りに応答し、　デイジタルスイッチ８５ａを介するフレ
ームメモリＭｆ１からの基準画像データＭ（ｘ，ｙ）に
よるアドレス指定のもとに明度累積データ（例えば、第
１明度累積データ）として記憶する。すると、ラッチ８
３ｃが、論理回路８２からのゲート信号Ｇａの立ち上が
りにて、上述のメモリ８３ｅの記憶明度累積データをラ
ッチする。以下、論理回路８２から順次それぞれ生じる
各ゲート信号Ｇｆの立ち上がり、各ゲート信号Ｇｂの立
ち上がり及び各ゲート信号Ｇａの立ち上がりにて、加算
器８３ａによる加算作用、メモリ８３ｅによる第１、第
２或いは第３の明度累積データの記憶作用及びラッチ８
３ｃによる同記憶明度累積データラッチ作用が、その後
のＡ−Ｄ変換器２０からの各被検画像データＴ（ｘ，ｙ
）及びデイジタルスイッチ　８５ａを介するフレームメ
モリＭｆ１からの各基準画像データＭ（ｘ，ｙ）による
アドレス指定に応じて、順次繰り返し行われる。

【００１７】一方、加算器８３ｂが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、前記フリップフロ
ップからのハイレベル出力、即ちデイジタル値　「１」
にラッチ８３ｄのラッチ計数データ（現段階では、上述
のようにクリアされている）を加算し、メモリ８３ｆが
、同加算データを、論理回路８２から生ずるゲート信号
Ｇｂの立ち上がりに応答し、デイジタルスイッチ　８５
ａを介するフレームメモリＭｆ１からの基準画像データ
Ｍ（ｘ，ｙ）によるアドレス指定のもとに画素累積デー
タ（例えば、第１画素累積データ）として記憶する。す
ると、ラッチ８３ｄが、論理回路８２からのゲート信号
Ｇａの立ち上がりにて、上述のメモリ８３ｆの記憶画素
累積データをラッチする。以下、論理回路８２から順次
それぞれ生じる各ゲート信号Ｇｆの立ち上がり、各ゲー
ト信号Ｇｂの立ち上がり及び各ゲート信号Ｇａの立ち上
がりにて、加算器８３ｂによる加算作用、メモリ８３ｆ
による第１、第２或いは第３の画素累積データの記憶作
用及びラッチ８３ｄによる同画素累積データラッチ作用
が、その後のデイジタルスイッチ　８５ａを介するフレ
ームメモリＭｆ１からの各基準画像データＭ（ｘ，ｙ）
によるアドレス指定に応じて、順次繰り返し行われる。 また、上述のようなデイジタルスイッチ　８８ａのロー
レベル状態Ｌへの切り替えのもとに、フレームメモリＭ
ｄ１が、フレームメモリＭｆ１からの基準画像データＭ
（ｘ，ｙ）を記憶し、一方、　上述のようなデイジタル
スイッチ８８ｂのハイレベル状態Ｈへの切り替えのもと
に、フレームメモリＭｄ３が、Ａ−Ｄ変換器２０からの
被検画像データＴ（ｘ，ｙ）を記憶する。

【００１８】このようにして、ー被検査部１２に対する
撮影画像（図５（Ａ）参照）及び正常画像（図５（Ｂ）
参照）にそれぞれ対応する被検画像データＴ（ｘ，ｙ）
及び基準画像データＭ（ｘ，ｙ）の第１〜第３の明度累
積データ及び第１〜第３の画素累積データの記憶並びに
当該被検画像データＴ（ｘ，ｙ）及び基準画像データＭ
（ｘ，ｙ）の記憶が終了した後、画面同期信号発生回路
４０からの画面同期信号が立ち上がると、デイジタルス
イッチ８５ａがハイレベル状態になると同時に、デイジ
タルスイッチ８６ａがハイレベル状態Ｈになる。すると
、メモリ８３ｅが、論理回路８２からのゲート信号Ｇｃ
の立ち下がりのもとに、デイジタルスイッチ　８５ａを
介するカウンタ８１ｂからの各アドレス信号による指定
に応じ、第１、第２及び第３の記憶明度累積データを順
次除算器８４に順次出力し、一方、メモリ８３ｆが、論
理回路８２からのゲート信号Ｇｃの立ち下がりのもとに
、デイジタルスイッチ　８５ａ　を介するカウンタ８１
ｂからの各アドレス信号による指定に応じ、第１、第２
及び第３の記憶画素累積データを順次除算器８４に順次
出力する。すると、除算器８４が、第１記憶明度累積デ
ータを第１記憶画素計数データで除し、第２記憶明度累
積データを第２記憶画素計数データで除し、かつ第３記
憶明度累積データを第３記憶画素計数データで除して、
第１、第２及び第３の除算データとして順次メモリ８６
に出力する。しかして、メモリ８６が、論理回路８２か
らの各ゲート信号Ｇｅの立ち上がりにて、デイジタルス
イッチ　８６ａを介するカウンタ８１ｂからの各アドレ
ス信号による指定に応じ、上述の第１、第２及び第３の
除算データを記憶する。然る後、カウンタ８１ｂの出力
　ＱＭＳＢが立ち上がると、各メモリ８３ｅ、８３ｆの
記憶内容が、上述したと同様に、クリアされる。

【００１９】また、上述と同様にしてテレビカメラＴｃ
によりスピードメータ１０の文字盤１１の他の被検査部
１２（例えば、図４及び図５（Ａ）にて図示被検査部１
２の隣接被検査部）を撮影するとともに、画面同期信号
発生回路４０からの画面同期信号が立ち下がると、他の
被検査部１２の撮影画像が他の撮影画像データとしてテ
レビカメラＴｃからＡ−Ｄ変換器２０に出力されてこの
Ａ−Ｄ変換器２０により他の被検画像データＴ（ｘ，ｙ
）にディジタル変換されて欠陥画像強調回路８０に出力
される。このとき、上述のような画面同期信号の立ち下
がりに伴う分周器８５ｂからの分周信号の発生に応答し
て、各デイジタルスイッチ　８８ａ、８８ｂが共にハイ
レベル状態Ｈになり、一方、各デイジタルスイッチ　８
８ｃ、８８ｄが共にローレベル状態Ｌになる。また、デ
コーダ７０が、画面カウンタ５０の計数値に応じ、フレ
ームメモリＭｆ２を指定するものとする。但し、このフ
レームメモリＭｆ２には、上述の他の被検査部１２の正
常画像が他の基準画像データＭ（ｘ，ｙ）として予め記
憶されているものとする。しかして、フレームメモリＭ
ｆ２が、デコーダ７０による指定のもとに、その記憶基
準画像データＭ（ｘ，ｙ）を欠陥強調回路８０に出力す
る。

【００２０】上述のように他の被検画像データＴ（ｘ，
ｙ）及び他の基準画像データＭ（ｘ，ｙ）が欠陥強調回
路８０に出力されると、加算器８３ａが、論理回路８２
からのゲート信号Ｇｆの立ち上がりにて、Ａ−Ｄ変換器
２０からの他の被検画像データＴ（ｘ，ｙ）をラッチ８
３ｃのラッチ明度累積データ（現段階では、上述のよう
にクリアされている）と加算し、メモリ８３ｅが、同加
算データを、論理回路８２から生ずるゲート信号Ｇｂの
立ち上がりに応答し、　デイジタルスイッチ８５ａを介
するフレームメモリＭｆ２からの他の基準画像データＭ
（ｘ，ｙ）によるアドレス指定のもとに他の明度累積デ
ータ（例えば、他の第１明度累積データ）として記憶す
る。すると、ラッチ８３ｃが、論理回路８２からのゲー
ト信号Ｇａの立ち上がりにて、上述のメモリ８３ｅの他
の記憶明度累積データをラッチする。以下、論理回路８
２から順次それぞれ生じる各ゲート信号Ｇｆの立ち上が
り、各ゲート信号Ｇｂの立ち上がり及び各ゲート信号Ｇ
ａの立ち上がりにて、加算器８３ａによる加算作用、メ
モリ８３ｅによる各他の第１、第２或いは第３の明度累
積データの記憶作用及びラッチ８３ｃによる同記憶明度
累積データラッチ作用が、その後のＡ−Ｄ変換器２０か
らの各他の被検画像データＴ（ｘ，ｙ）及び　デイジタ
ルスイッチ８５ａを介するフレームメモリＭｆ２からの
各他の基準画像データＭ（ｘ，ｙ）によるアドレス指定
に応じて、順次繰り返し行われる。

【００２１】一方、加算器８３ｂが、論理回路８２から
のゲート信号Ｇｆの立ち上がりにて、前記フリップフロ
ップからのハイレベル出力、即ちデイジタル値　「１」
にラッチ８３ｄのラッチ計数データ（現段階では、上述
のようにクリアされている）を加算し、メモリ８３ｆが
、同加算データを、論理回路８２から生ずるゲート信号
Ｇｂの立ち上がりに応答し、デイジタルスイッチ　８５
ａを介するフレームメモリＭｆ２からの他の基準画像デ
ータＭ（ｘ，ｙ）によるアドレス指定のもとに他の画素
計数データ（例えば、他の第１画素計数データ）として
記憶する。すると、ラッチ８３ｄが、論理回路８２から
のゲート信号Ｇａの立ち上がりにて、上述のメモリ８３
ｆの他の記憶画素計数データをラッチする。以下、論理
回路８２から順次それぞれ生じる各ゲート信号Ｇｆの立
ち上がり、各ゲート信号Ｇｂの立ち上がり及び各ゲート
信号Ｇａの立ち上がりにて、加算器８３ｂによる加算作
用、メモリ８３ｆによる各他の第１、第２或いは第３の
画素計数データの記憶作用及びラッチ８３ｄによる同画
素計数データラッチ作用が、　その後のデイジタルスイ
ッチ８５ａを介するフレームメモリＭｆ２からの各他の
基準画像データＭ（ｘ，ｙ）によるアドレス指定に応じ
て、順次繰り返し行われる。また、上述のような　デイ
ジタルスイッチ８８ａのハイレベル状態Ｈへの切り替え
のもとに、フレームメモリＭｄ２が、フレームメモリＭ
ｆ２からの他の基準画像データＭ（ｘ，ｙ）を記憶し、
一方、上述のようなデイジタルスイッチ　８８ｂのハイ
レベル状態Ｈへの切り替えのもとに、フレームメモリＭ
ｄ４が、Ａ−Ｄ変換器２０からの他の被検画像データＴ
（ｘ，ｙ）を記憶する。

【００２２】また、上述のようにデイジタルスイッチ　
８６ａがローレベル状態Ｌになるとともに、デイジタル
スイッチ　８８ｃがハイレベル状態Ｈになっているため
、メモリ８６が、画面同期信号発生回路４０からの画面
同期信号の上述のような立ち下がりのもとにフレームメ
モリＭｄ１　の記憶基準画像データＭ（ｘ，ｙ）を各デ
イジタルスイッチ８８ｃ、８６ａを介しアドレス信号と
して受けて、その第１〜第３の除算データを順次メモリ
８９に出力しアドレスとして供与する。また、上述のよ
うにデイジタルスイッチ　８８ｄがハイレベル状態Ｈに
なっているため、メモリ８９が、同デイジタルスイッチ
　８８ｄを介しフレームメモリＭｄ３から記憶被検画像
データタＴ（ｘ，ｙ）を順次出力されメモリ８９のアド
レスとして供与されて、これら各被検画像データＴ（ｘ
，ｙ）と上述の第１、第２或いは第３の除算データとの
間の記憶減算を行いその結果を出力する。かかる場合、
当該減算は、画素領域Ｒ１　に属する被検画像データＴ
（ｘ，ｙ）と第１除算データとの間、画素領域Ｒ２　に
属する被検画像データＴ（ｘ，ｙ）と第２除算データと
の間及び画素領域Ｒ３　に属する被検画像データＴ（ｘ
，ｙ）と第３除算データとの間において、それぞれ行わ
れる。しかして、メモリ８９は、同各減算データを欠陥
強調画像を表すデータ（以下、欠陥強調画像データとい
う）としてＤ−Ａ変換器９０に出力する。かかる場合、
すると、このＤ−Ａ変換器９０が、メモリ８９からの欠
陥強調画像データをアナログ変換しアナログデータとし
てデイスプレイ　１００に出力する。このため、このデ
イスプレイ１００　が、Ｄ−Ａ変換器９０からのアナロ
グデータに基づき被検査部１２の背景部１１ａにおける
欠陥部１１ｄを図５（Ｃ）に示すごとく表示する。

【００２３】以上説明したように、文字盤１１のー被検
査部１２（図５（Ａ）参照）の欠陥検査にあたり、同被
検査部１２のテレビカメラＴｃによる撮影画像を表すー
連の被検画像データＴ（ｘ，ｙ）を、フレームメモリＭ
ｆ１のー連の記憶基準画像データＭ（ｘ，ｙ）によるア
ドレス指定のもとに各画素領域Ｒ１、Ｒ２及びＲ３　毎
に第１、第２及び第３の明度累積データとしてメモリ８
３ｅによりそれぞれ累積記憶し、同ー連の被検画像デー
タＴ（ｘ，ｙ）の数を、フレームメモリＭｆ１のー連の
記憶基準画像データＭ（ｘ，ｙ）によるアドレス指定の
もとに各画素領域　Ｒ１、Ｒ２及びＲ３毎に第１、第２
及び第３の画素計数データとしてメモリ８３ｆによりそ
れぞれ計数記憶し、同ー連の被検画像データＴ（ｘ，ｙ
）をフレームメモリＭｄ３により記憶し、フレームメモ
リＭｆ１のー連の記憶基準画像データＭ（ｘ，ｙ）をフ
レームメモリＭｄ１により記憶する。ついで、メモリ８
３ｅの第１、第２及び第３の記憶明度累積データをメモ
リ８３ｆの第１、第２及び第３の記憶画素計数データに
より第１、第２及び第３の除算データとしてそれぞれ除
算器８４によって除算し、これら第１、第２及び第３の
除算データをメモリ８６により記憶し、このメモリ８６
の第１、第２及び第３の記憶除算データをフレームメモ
リＭｄ１のー連の記憶基準画像データＭ（ｘ，ｙ）によ
るアドレス指定のもとに読みだしてメモリ８９に記憶し
、フレームメモリＭｄ３の各記憶被検画像データＴ（ｘ
，ｙ）と第１、第２或いは第３の記憶除算データとの間
の減算を、画素領域Ｒ１、Ｒ２或いはＲ３に対応する両
データ同士毎に、　メモリ８９により行なって減算結果
を欠陥強調画像データとしてＤ−Ａ変換器９０を介しデ
イスプレイ　１００により表示する。かかる場合、メモ
リ８９においては、フレームメモリＭｄ３の各記憶被検
画像データＴ（ｘ，ｙ）との減算対象が、第１、第２或
いは第３の記憶除算データ、即ち各被検画像データＴ（
ｘ，ｙ）の画素領域Ｒ１、Ｒ２或いはＲ３　毎の平均化
明度となっているため、各基準画像データＭ（ｘ，ｙ）
の明度のバラツキとはかかわりなく、安定した欠陥強調
画像を精度よく表示し得るとともに、各画素領域Ｒ１、
Ｒ２及びＲ３毎の基準画像データをその明度のバラツキ
に応じて補正して各補正基準画像を複数準備するという
ような不具合を伴うことなく、かつ、メモリーの容量の
増大や回路構成の複雑化を招くことなく、被検査部１２
の表面の明度の検査処理速度を高め得る。また、基準画
像データは、上述のように、アドレス指定のためにのみ
使用するので、基準画像データや被検画像データの各画
素の明度にバラツキがあっても、これに影響されること
がなく、その結果、メモリ８９における被検画像データ
との比較にあたり、従来のように基準画像の各画素の明
度を適正に管理するという煩わしさもない。

【００２４】なお、本発明の実施にあたっては、スピー
ドメータ１０の文字盤に限ることなく、各種計器の文字
盤の表面、ＬＳＩウェハーの異明度表面部を有する表面
等の良否の検査に本発明を適用し得る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す全体構成図である。

【図２】図１の欠陥強調回路における論理回路の回路構
成図である。

【図３】同欠陥強調回路の残余の回路構成図である。

【図４】スピードメータの文字盤の破断正面図である。

【図５】同文字盤における部分拡大画像、部分拡大基準
画像及び欠陥強調部をそれぞれ表す図である。

【符号の説明】

Ｍｆ１〜Ｍｆｎ、Ｍｄ１〜Ｍｄ４…フレームメモリ、Ｔ
ｃ…テレビカメラ、１０…スピードメータ、１１…文字
盤、１１ａ…背景部、１１ｂ…目盛部、１１ｃ…文字部
、３０…画素同期クロック回路、４０…画素同期信号発
生回路、５０…画面カウンタ、６０…画素カウンタ、７
０…デコーダ、８０…欠陥強調回路、８１ａ…クロック
回路、８１ｂ…カウンタ、８２…論理回路，８３ａ、８
３ｂ…加算器、８３ｃ、８３ｄ…ラッチ、８３ｅ、８３
ｆ、８６、８９…メモリ、８４…除算器、８５ａ、８６
ａ、８８ａ〜８８ｄ…デイジタルスイッチ、８５ｂ…分
周器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　被検査体の互いに異なる明度の少なく
   とも第１及び第２の表面部を有する表面を適宜な照明の
   もとに画像として撮影する撮影手段と、前記撮影画像を
   被検画像として記憶する撮影画像記憶手段と、前記表面
   の正常な画像を基準画像として記憶する基準画像記憶手
   段と、前記第１表面部に対応する第１画素領域及び前記
   第２表面部に対応する第２画素領域にそれぞれ属する画
   素毎に前記基準画像の各画素によるアドレス指定に応じ
   前記撮影画像の各画素の明度を累積し第１及び第２の明
   度累積データとする明度累積手段と、前記第１及び第２
   の画素領域にそれぞれ属する画素毎に前記基準画像の各
   画素によるアドレス指定に応じ前記撮影画像の各画素の
   数を計数し第１及び第２の画素計数データとする画素計
   数手段と、前記第１明度累積データに対する前記第１画
   素計数データによる除算及び前記第２明度累積データに
   対する前記第２画素計数データによる除算を行いそれぞ
   れ第１及び第２の除算データとする除算手段と、前記第
   １画素領域に属する前記被検画像の各画素の明度と前記
   第１除算データとの間の明度差及び前記第２画素領域に
   属する前記被検画像の各画素の明度と前記第２除算デー
   タとの間の明度差を演算しこれら各明度差に基づき前記
   被検画像の欠陥部を明度欠陥データとする明度差演算手
   段とを備えてなる明度検査装置。