JPH04255129A - 時分割多重通信回線用制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重通信回線用
制御回路に関し、特に回線データのエラー検出遅延によ
る回線制御の遅れを改良した時分割多重通信回線用制御
回路に関する。

【０００２】

【従来の技術】一般に時分割多重通信においては、伝送
フレーム中に通信回線を制御する回線制御データを含ん
でおり、これを正確に検出することがきわめて重要であ
る。よって回線制御データに関しては、従来より伝送路
での減衰、外来雑音の混入等に起因する符号誤りの影響
を避けるため、パリティチェック回路を併用したｎ（ｎ
＝整数）連続検出回路を用いてきた。

【０００３】ここで、ｎ連続検出回路というのは、ｎ回
連続してパリティチェック結果が正常で、かつ同一のデ
ータを受信したときに初めてそのデータを検出したと判
定するものである。この方式では、マルチフレーム構成
でない場合に、まずデータ送出側において、１フレーム
内の回線制御データ全体で偶数または奇数パリティとな
るように回線制御データにパリティビットを付加してお
く。受信側では、受信データの回線制御データに関して
パリティをチェックし、受信したパリティビットと比較
して両者が一致していれば受信した回線制御データは全
て正しいと判断し、一致していなければパリティエラー
と判断する。このパリティビットについてｎ回連続正常
なときに、受信した回線制御データも論理“１”または
“０”でｎ回連続していれば、回線制御データ“１”ま
たは“０”を正しく受信したとしていた。

【０００４】従来、この種の時分割多重通信回線用制御
回路における３連続検出回路（ｎ＝３）は、図４に示す
ように、フレーム同期分離回路２０１、パリティチェッ
ク回路２０２、制御データ検出用ＤフリップＤフロップ
群２０３、パリティチェック回路２０２通過後の制御デ
ータ検出用Ｄフリップフロップ群２０４、両者の検出結
果を論理判断する論理回路２０９から構成される。また
、データ入力端子Ａから入力されるデータのフレーム構
成は、図５（ａ）に示すように、各フレームがフレーム
ビットＦ、情報ビット、制御データビット、各フレーム
に挿入されるパリティチェックビットＰから構成される
。また、１フレーム内のビット構成としては、例えば図
５（ａ）に示すように、フレームビット１ビット、情報
ビット５ビット、制御データビット１ビット、パリティ
チェックビット１ビットの８ビット構成の場合を例示す
る。

【０００５】図４において、まずフレーム同期分離回路
２０１が、受信データ（図５参照）を回線制御データ２
１、パリティチェックビット及びそれ以外に分離し、ま
たフレームビットをとり込むことによりフレームパルス
２２を発生させる。回線制御データ２１はＤフリップフ
ロップ２０３へ送られ、また制御データビットとパリテ
ィチェックビットを合わせてパリティチェック回路２０
２へ送られる。パリティチェック回路２０２でエラーが
検出されなければ、パリティチェック出力信号２３がハ
イレベルとなる。Ｄフリップフロップ２０３のクロック
として、フレームパルスが用いられ、これが入ることに
よりＤフリップフロップ２０３Ａの出力Ｑはハイレベル
となる。またこのとき回線制御データもラッチされる。 連続３フレーム間パリティエラーがなければ、Ｄフリッ
プフロップ２０４Ａ，Ｂ，Ｃの出力Ｑはすべてハイレベ
ルとなり、ＡＮＤ２０８出力がハイレベルとなる。従来
例ではこれをもってパリティ正常が検出されたとしてい
る。またこの時に、回線制御データのハイレベルまたは
ロウレベルが３フレーム連続検出されていると、データ
出力端子Ｄのデータ検出信号を出力し、Ｄフリップフロ
ップ２０３の制御データ出力端子Ｃの出力を検出データ
とみなす。

【０００６】次にパリティチェックの所要時間について
の動作を説明する。いま、２フレーム連続してパリティ
チェック回路においてエラーが検出されず、かつデータ
が同一であったならば図２の上下二群のＤフリップフロ
ップ２０３，２０４の１段目２０３Ａ，２０４Ａ２段目
、２０３Ｂ，２０４Ｂには、それぞれ回線制御データ及
び、パリティチェック回路２０２の出力ハイレベルが入
力される。通常はあと１回同一データを受信し、両群の
各３個のＤフリップフロップの出力Ｑがそれぞれ一致す
ればデータ検出と見なせる。ここで１回分のデータ受信
に要する時間をＴとすれば、検出までの所要時間は３Ｔ
である。しかし３回目の受信データが符号誤りを含み、
パリティチェック回路においてエラーが検出されると、
データ検出信号はロウレベルとなる。そして次データで
エラーが検出されなくても、計３フレーム連続して同一
データを受信しなければ、データ検出とはならない。こ
の場合には、検出までの所要時間は６Ｔとなってしまっ
ていた。すなわちｎ連続検出回路では、一度のパリティ
エラーによって検出所要時間は最大２ｎＴとなり、エラ
ー発生時の回線制御に遅延が生じていた。

【０００７】

【発明が解決しようとする課題】上述した従来の時分割
多重通信回線用制御回路に使用されるｎ連続検出回路の
場合には、パリティチェック回路でエラーを検出した後
にｎ回連続して同一のデータを受信した際に初めてデー
タ検出とみなしているので、検出に要する時間が長くな
る欠点がある。したがって通信回線の回線制御データの
検出が遅れることは、回線制御の遅延を意味しており欠
点となっていた。

【０００８】

【課題を解決するための手段】本発明の時分割多重通信
回線用制御回路は、パリティチェックデータを含む回線
制御データが情報チャネルと同一のフレームに含まれる
入力データ信号を伝送する時分割多重通信回線用制御回
路において、フレーム同期及び前記回線制御データの分
離・抽出を行うフレーム同期及び分離回路と、抽出した
前記回線制御データのうちのパリティチェックを行うパ
リティチェック回路と、前記フレーム同期及び分離回路
出力である同期したクロック信号と前記パリティチェッ
ク回路のパリティチェック結果の正常又は異常信号とを
入力するＡＮＤ回路と、このＡＮＤ回路から出力される
クロックにより動作し、前記回線制御データがｎ（ｎは
整数）回連続して一致を検出するｎ連続検出回路とを有
し、前記パリティチェック回路がパリティチェックの異
常を検出した場合のみ前記ｎ連続検出回路にデータを送
らずｎ連続一致の判定から省いている。

【０００９】

【実施例】次に本発明について図面を参照して説明する
。

【００１０】図１は本発明の第１の実施例の回路図であ
る。また、入力データ信号は従来例で説明した図５（ａ
）と同様である。図１の実施例はフレーム同期分離回路
１０１、パリティチェック回路１０２、ｎ＝３の場合と
して３フリップフロップ１０３Ａ〜１０３Ｃを有する３
連続検出回路であるＤフリップフロップ群１０３、およ
び後述する２個のＡＮＤ回路１０４，１０５、ＮＯＲ回
路１０６、ＯＲ回路１０７から構成される。

【００１１】次に本実施例の動作を説明する。図１にお
いて、各フリップフロップ１０３Ａ〜１０３Ｃのクロッ
ク端子入力には共通のＡＮＤ回路１０４が接続されてい
る。このＡＮＤ回路１０４はフレームパルス１２とパリ
ティチェック回路１０２出力信号１３との論理積をとっ
ている。いまデータ入力端子Ａから２フレーム連続して
、符号誤りを含まない同一データＡを受信し、Ｄフリッ
プフロップ１０２Ａ，１０２Ｂに入力したとする。その
後に、符号誤りを含むデータを受信し、エラーを検出し
たならば、パリティチェック回路１０２の出力信号１３
はロウレベルとなるので、Ｄフリップフロップ１０３Ｃ
を含むすべてのＤフリップフロップにクロックが入らな
いために、誤りを含むデータはＤフリップフロップ１０
３Ａ〜１０３Ｃに入力されない。次に誤りを含まないデ
ータＡを再々度受信し、これがＤフリップフロップ１０
３Ａ〜１０３Ｃに入力されると３連続のフレームデータ
が検出され、データ検出される。つまり、本実施例の回
路の場合には、符号誤りが発生しても、誤りフレーム分
の所要時間だけおくれ、全体のデータ検出の所要時間は
、高々４Ｔである。この様に、本実施例では一度のパリ
ティエラーにより検出所要時間は（ｎ＋１）Ｔとなる。

【００１２】次に本発明の第２の実施例を図２の回路図
、図５（ｂ）の入力データフォーマットにより説明する
。前述の第１の実施例は、回線制御データに対するパリ
ティビットが毎フレーム入される場合である。すなわち
１フレームで１ワードの場合を示したが、第２の実施例
では図５（ｂ）に示すように、パリティビットが数フレ
ームに対して付加されるマルチフレーム構成の回線制御
データの場合に適用した例を示す。いま、ｋ（ｋ＝２，
３，…）フレームで１マルチフレームを構成し、回線制
御データは、１フレーム内ｍビットとする。また、パリ
ティチェックビット、マルチフレームパタンビットもこ
れに含まれ、パリティチェックビットは、１マルチフレ
ーム中に１ビットで、本実施例では第ｋフレーム目に含
まれるとする。第２の実施例では、第１の実施例に加え
、シリアル・パラレル変換回路１０９、マルチフレーム
同期検出回路１１１が必要となり、マルチフレーム非同
期時に、出力データをリセットするため各Ｄフリップフ
ロップにはリセット端子を必要とする。また３連続検出
部１１２Ａ〜１１２Ｃは回線制御データに対応しｋ個並
列に配列される。各３連続検出部１１２Ａ〜１１２Ｃは
図３のような回路構成である。

【００１３】次に第２の実施例の動作を説明する。まず
フレーム同期分離回路１０８で受信信号から回線制御デ
ータを抽出し、またフレームビットを取り込んでフレー
ムパタンを発生させる。マルチフレーム同期回路１１１
では、回線制御データ中のマルチフレームパターンビッ
トを読みマルチフレーム同期を確立する。同期確立まで
は出力データをリセットし続け、確立後はマルチフレー
ムパルスを出力する。入力データ信号をｋフレーム受信
すれば、シリアル・パラレル変換回路１０９でシリアル
なｋフレーム分の回線制御データをパラレル回線制御デ
ータに変換する。ここで、パラレル変換される回線制御
データは、図５（ｂ）に示すように１フレームからｋ−
１フレームまでのｍビット構成の制御データビットと、
ｋフレーム目のパリティビット（例えば１ビット）を含
んだｍビットの制御データビットとの２種類のパラレル
データになる。またシリアルパラレル変換回路１０９は
ｍビットの制御データビットをｍ−１個の制御データビ
ット１４Ａとパリティ用に割り当てられた１個の制御デ
ータビット１４Ｂとに分ける。このようなパラレル変換
されたｋｍ−１ビットのデータは、３連続検出回路部１
１２Ａ〜１１２ＣのＤフリップフロップへ送られる。Ｄ
フリップフロップのクロックとしては、マルチフレーム
同期パルス１７を用いる。ＡＮＤ回路１１４はマルチフ
レーム同期検出回路１１１の出力信号１６とパリティエ
ラーが検出されなかったときのみ有効となるようにパリ
ティチェック回路１１０出力信号１６とを入力して論理
積をとったあとにＤフリップフロップ１１２Ａ〜１１２
Ｃのクロックに入力している。本実施例では、ｋ個のフ
レームで１つのマルチフレーム構成となるために、符号
誤りがなければ３ｋＴでデータ検出を行い、また、２ｋ
マルチフレーム受信後パリティエラーを検出し、その後
エラー検出しなければ４ｋＴでデータ検出とみなす。連
続検出の回数を一般化してｎとすれば、一度のパリティ
エラーにより、データ検出所要時間は最大（ｎ＋１）ｋ
Ｔとなる。

【００１４】なお本発明は、ｋフレームをｉ分割（ｉは
ｋの約数）してｋ／ｉフレームからなるブロックを構成
し、その１ブロックに対してパリティビットを付加する
場合にも用いる事ができる。

【００１５】

【発明の効果】以上説明したように本発明では、ｎ連続
検出回路へのクロック又は同期パルスをパリティチェッ
ク回路の判定結果で制御する論理回路を設けることによ
り、符号誤りが発生した際もデータ検出の所要時間を速
く行うことができ、より迅速な回線制御が行えるという
効果を有する。また回路構成も従来形よりも簡単に構成
できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】第２の実施例の要部の回路図である。

【図４】従来の時分割多重通信回線用制御回路の回路図
である。

【図５】（ａ）は従来例および本実施例に共通のフレー
ムデータフォーマット図であり、（ｂ）はマルチフレー
ムデータフォーマットを示す。

【符号の説明】

１０１，１０８，２０１　　　　フレーム同期分離回路
１０２，１１０，２０２　　　　パリティチェック回路
１０３，２０３，２０４　　　　Ｄフリップフロップ群
１０３Ａ〜Ｃ　　　　Ｄフリップフロップ１０４，１０
５，１１３，２０５，２０８，２０９　　　　ＡＮＤ回
路 １０６，２０６　　　　ＮＯＲ回路 １０７，２０７　　　　ＯＲ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　パリティチェックデータを含む回線制
   御データが情報チャネルと同一のフレームに含まれる入
   力データ信号を伝送する時分割多重通信回線用制御回路
   において、フレーム同期及び前記回線制御データの分離
   ・抽出を行うフレーム同期及び分離回路と、抽出した前
   記回線制御データのうちのパリティチェックを行うパリ
   ティチェック回路と、前記フレーム同期及び分離回路出
   力である同期したクロック信号と前記パリティチェック
   回路のパリティチェック結果の正常又は異常信号とを入
   力するＡＮＤ回路と、このＡＮＤ回路から出力されるク
   ロックにより動作し、前記回線制御データがｎ（ｎは整
   数）回連続して一致を検出するｎ連続検出回路とを有し
   、前記パリティチェック回路がパリティチェックの異常
   を検出した場合のみ前記ｎ連続検出回路にデータを送ら
   ずｎ連続一致の判定から省くことを特徴とする時分割多
   重通信回線用制御回路。
2. 【請求項２】　　パリティチェックデータを有する回線
   制御データを含むフレームが少なくとも１フレーム有す
   るマルチフレーム構成の入力データ信号を伝送する時分
   割多重通信回線用制御回路において、前記フレーム同期
   及び分離回路の出力信号からマルチフレーム同期信号を
   抽出するマルチ同期検出回路と、このマルチ同期検出回
   路から出力される同期信号と前記パリティチェック回路
   のパリティチェック結果の正常又は異常信号とを入力す
   るＡＮＤ回路と、前記フレーム同期及び分離回路のシリ
   アル出力信号をパラレル信号に変換するシリアルパラレ
   ル変換回路と、このシリアルパラレル変換回路のパラレ
   ル出力信号を入力し前記ＡＮＤ回路から同期信号を入力
   した場合のみｎ（ｎは整数）連続一致の判定を行う複数
   個のｎ連続検出回路部とを有することを特徴とする請求
   項１記載の時分割多重通信回線用制御回路。