JPH04255247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04255247A JPH04255247A JP1622891A JP1622891A JPH04255247A JP H04255247 A JPH04255247 A JP H04255247A JP 1622891 A JP1622891 A JP 1622891A JP 1622891 A JP1622891 A JP 1622891A JP H04255247 A JPH04255247 A JP H04255247A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にビアホールの埋め込み方法に関する。
関し、特にビアホールの埋め込み方法に関する。
【０００２】
【従来の技術】近年、半導体装置は微細化，高集積化の
一途ををたどっているが、それに伴ないビアホールの微
細化も進んでいる。ところが絶縁性の低下および配線容
量の増大を防ぐために、層間絶縁膜の厚さは大幅に薄く
することができないので、ビアホールのアスペクト比は
益々大きくなってきている。このように、ビアホールの
アスペクト比が大きくなると、マグネトロンスパッタリ
ング法でビアホールを埋め込むことは難かしく、カバレ
ッジのよいＣＶＤ法によりビアホールの埋め込みを行な
うことが検討されている。以下図２を用いてＣＶＤ法に
よるビアホールの埋め込みの従来例を説明する。
一途ををたどっているが、それに伴ないビアホールの微
細化も進んでいる。ところが絶縁性の低下および配線容
量の増大を防ぐために、層間絶縁膜の厚さは大幅に薄く
することができないので、ビアホールのアスペクト比は
益々大きくなってきている。このように、ビアホールの
アスペクト比が大きくなると、マグネトロンスパッタリ
ング法でビアホールを埋め込むことは難かしく、カバレ
ッジのよいＣＶＤ法によりビアホールの埋め込みを行な
うことが検討されている。以下図２を用いてＣＶＤ法に
よるビアホールの埋め込みの従来例を説明する。
【０００３】図２（ａ）に示すように、Ｐ型シリコン基
板１上にＮ型拡散層２等を形成し素子形成を行なう。次
に層間絶縁膜としてＢＰＳＧ膜３Ａを約０．５μｍの厚
さに形成する。次で通常のフォトリソングラフィー工程
を経てビアホール４Ａを所望の位置に形成する。ビアホ
ール４Ａの径は約０．５μｍである。次に図２（ｂ）に
示すように、コンタクト抵抗を小さくするためにマグネ
トロンスパッタリング法により窒化チタン膜５を５０ｎ
ｍの厚さに形成する。次でＣＶＤ法によりタングステン
膜６を約０．５μｍの厚さに形成しビアホール４Ａを埋
める。
板１上にＮ型拡散層２等を形成し素子形成を行なう。次
に層間絶縁膜としてＢＰＳＧ膜３Ａを約０．５μｍの厚
さに形成する。次で通常のフォトリソングラフィー工程
を経てビアホール４Ａを所望の位置に形成する。ビアホ
ール４Ａの径は約０．５μｍである。次に図２（ｂ）に
示すように、コンタクト抵抗を小さくするためにマグネ
トロンスパッタリング法により窒化チタン膜５を５０ｎ
ｍの厚さに形成する。次でＣＶＤ法によりタングステン
膜６を約０．５μｍの厚さに形成しビアホール４Ａを埋
める。
【０００４】次に図２（ｃ）に示すように、ＢＰＳＧ膜
３Ａに比べ窒化チタン膜５及びタングステン膜６のエッ
チングレートの大きいＳＦ６ ガスを使って、タングス
テン膜６および窒化チタン膜５のエッチングを行ない、
ＢＰＳＧ膜３Ａを露出させる。このとき、ビアホール４
Ａ内には窒化チタン膜５およびタングステン膜６が残る
。 次に図２（ｄ）に示すように、マグネトロンスパッタリ
ング法によりアルミニウム膜７Ａを約０．５μｍの厚さ
に形成した後パターニングを行ない配線を形成する。
３Ａに比べ窒化チタン膜５及びタングステン膜６のエッ
チングレートの大きいＳＦ６ ガスを使って、タングス
テン膜６および窒化チタン膜５のエッチングを行ない、
ＢＰＳＧ膜３Ａを露出させる。このとき、ビアホール４
Ａ内には窒化チタン膜５およびタングステン膜６が残る
。 次に図２（ｄ）に示すように、マグネトロンスパッタリ
ング法によりアルミニウム膜７Ａを約０．５μｍの厚さ
に形成した後パターニングを行ない配線を形成する。
【０００５】この製造方法の中で、タングステン膜６を
そのまま配線として用いないのは、タングステンの抵抗
がアルミニウムに比べ大きいことと、タングステン膜６
の表面の凹凸が激しいためである。
そのまま配線として用いないのは、タングステンの抵抗
がアルミニウムに比べ大きいことと、タングステン膜６
の表面の凹凸が激しいためである。
【０００６】
【発明が解決しようとする課題】ところが、上述した従
来の半導体装置の製造方法においては、図２（ｃ）に示
したエッチバックの制御が非常に難しい。すなわち、タ
ングステン膜６および窒化チタン膜５のエッチングを行
ないＢＰＳＧ膜３Ａの表面を露出させる際、ＢＰＳＧ膜
３Ａの表面が露出した瞬間に、タングステン膜６および
窒化チタン膜５の表面積が急激に小さくなるため、タン
グステン膜６および窒化チタン膜６のエッチング速度が
急激に増加し、わずかの時間でビアホール４Ａ内のタン
グステン膜６および窒化チタン膜５はエッチングされな
くなってしまう。ウェーハー面内の位置によりエッチン
グ速度が若干ばらつくことを考えれば、ウェーハーの全
面でビアホール４Ａ内にタングステン膜６および窒化チ
タン膜５を均一に残すことは至難の技である。このため
素子と配線あるいは配線と配線間の電気的接続が不安定
となり、半導体装置の歩留り及び信頼性を低下させると
いう欠点がある。
来の半導体装置の製造方法においては、図２（ｃ）に示
したエッチバックの制御が非常に難しい。すなわち、タ
ングステン膜６および窒化チタン膜５のエッチングを行
ないＢＰＳＧ膜３Ａの表面を露出させる際、ＢＰＳＧ膜
３Ａの表面が露出した瞬間に、タングステン膜６および
窒化チタン膜５の表面積が急激に小さくなるため、タン
グステン膜６および窒化チタン膜６のエッチング速度が
急激に増加し、わずかの時間でビアホール４Ａ内のタン
グステン膜６および窒化チタン膜５はエッチングされな
くなってしまう。ウェーハー面内の位置によりエッチン
グ速度が若干ばらつくことを考えれば、ウェーハーの全
面でビアホール４Ａ内にタングステン膜６および窒化チ
タン膜５を均一に残すことは至難の技である。このため
素子と配線あるいは配線と配線間の電気的接続が不安定
となり、半導体装置の歩留り及び信頼性を低下させると
いう欠点がある。
【０００７】本発明の目的は上記欠点を排除し、エッチ
バックの際にビアホール内に金属膜を残すことが容易な
半導体装置の製造方法を提供することにある。
バックの際にビアホール内に金属膜を残すことが容易な
半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に層間絶縁膜を形成したのちパ
ターニングし、所望の位置にビアホールを設ける工程と
、このビアホールを含む全面にバリア性の第１の金属膜
とＣＶＤ法による第２の金属膜を順次形成しビアホール
を埋める工程と、前記第１及び第２の金属膜をエッチン
グし前記ビアホール内のみに残す工程と、配線用の第３
の金属膜を形成したのちパターニングし前記ビアホール
内の第１及び第２の金属膜に接続する配線を形成する工
程とを有する半導体装置の製造方法において、前記層間
絶縁膜を最終的に必要な厚さよりも厚く形成し、かつ、
前記第１及び第２の金属膜と層間絶縁膜とのエッチング
レートがほぼ等しい条件で層間絶縁膜の上層部をエッチ
ングするものである。
造方法は、半導体基板上に層間絶縁膜を形成したのちパ
ターニングし、所望の位置にビアホールを設ける工程と
、このビアホールを含む全面にバリア性の第１の金属膜
とＣＶＤ法による第２の金属膜を順次形成しビアホール
を埋める工程と、前記第１及び第２の金属膜をエッチン
グし前記ビアホール内のみに残す工程と、配線用の第３
の金属膜を形成したのちパターニングし前記ビアホール
内の第１及び第２の金属膜に接続する配線を形成する工
程とを有する半導体装置の製造方法において、前記層間
絶縁膜を最終的に必要な厚さよりも厚く形成し、かつ、
前記第１及び第２の金属膜と層間絶縁膜とのエッチング
レートがほぼ等しい条件で層間絶縁膜の上層部をエッチ
ングするものである。
【０００９】
【作用】本発明においては、第２の金属膜および第１の
金属膜のエッチバックを行ない層間絶縁膜の表面が露出
した瞬間においても、引き続き層間絶縁膜のエッチング
が進行するので、第２の金属膜および第１の金属膜のエ
ッチングレートが急激に増加するということはない。こ
のため、ビアホール内に第１および第２の金属膜を残す
ことが容易となる。
金属膜のエッチバックを行ない層間絶縁膜の表面が露出
した瞬間においても、引き続き層間絶縁膜のエッチング
が進行するので、第２の金属膜および第１の金属膜のエ
ッチングレートが急激に増加するということはない。こ
のため、ビアホール内に第１および第２の金属膜を残す
ことが容易となる。
【００１０】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図である。
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図である。
【００１１】まず図１（ａ）に示すように、Ｐ型シリコ
ン基板１上にＮ型拡散層２等により素子形成を行なう。 次で層間絶縁膜としてＢＰＳＧ膜３（又はＰＳＧ膜）を
、最終的に必要な厚さより０．１〜０．３μｍ厚い膜厚
、例えば約０．８μｍの厚さに形成し、必要に応じて平
坦化処理を行なう。次で通常のリソグラフィー工程を経
てビアホール４を所望の位置に形成する。ビアホール４
の直径は０．８μｍ以下となるように設計しておく。 次に図１（ｂ）に示すように、マグネトロンスパッタリ
ング法によりバリア性の窒化チタン膜５を約５０ｎｍの
厚さに形成する。次でＣＶＤ法によりタングステン膜６
を約０．５μｍの厚さに形成する。この膜厚をビアホー
ル４の直径の２分の１以上とすることにより、ビアホー
ル内部にタングステン膜６が埋め込まれる。
ン基板１上にＮ型拡散層２等により素子形成を行なう。 次で層間絶縁膜としてＢＰＳＧ膜３（又はＰＳＧ膜）を
、最終的に必要な厚さより０．１〜０．３μｍ厚い膜厚
、例えば約０．８μｍの厚さに形成し、必要に応じて平
坦化処理を行なう。次で通常のリソグラフィー工程を経
てビアホール４を所望の位置に形成する。ビアホール４
の直径は０．８μｍ以下となるように設計しておく。 次に図１（ｂ）に示すように、マグネトロンスパッタリ
ング法によりバリア性の窒化チタン膜５を約５０ｎｍの
厚さに形成する。次でＣＶＤ法によりタングステン膜６
を約０．５μｍの厚さに形成する。この膜厚をビアホー
ル４の直径の２分の１以上とすることにより、ビアホー
ル内部にタングステン膜６が埋め込まれる。
【００１２】次に図１（ｃ）に示すように、四フッ化炭
素（ＣＦ４ ）ガスを使ってタングステン膜６および窒
化チタン膜５のエッチングを行ない、引き続きＢＰＳＧ
膜３の上層部を０．１〜０．３μｍエッチングした時点
でエッチバックを終了させる。四フッ化炭素を用いるエ
ッチングでは、タングステン膜６および窒化チタン膜５
とＢＰＳＧ膜３のエッチングレートはほぼ同一であるた
め、ＢＰＳＧ膜３の表面が露出した瞬間に、タングステ
ン膜６および窒化チタン膜５のエッチングレートが急激
に増加することはなく、ビアホール４内にタングステン
膜６および窒化チタン膜５を容易に残すことができる。 また、このエッチバックはイオンミリング法を用いて行
なってもよい。次に図１（ｄ）に示すように、マグネト
ロンスパッタリング法によりアルミニウム膜７を約０．
５μｍの厚さに形成した後、パターニングを行なうこと
により配線を形成する。
素（ＣＦ４ ）ガスを使ってタングステン膜６および窒
化チタン膜５のエッチングを行ない、引き続きＢＰＳＧ
膜３の上層部を０．１〜０．３μｍエッチングした時点
でエッチバックを終了させる。四フッ化炭素を用いるエ
ッチングでは、タングステン膜６および窒化チタン膜５
とＢＰＳＧ膜３のエッチングレートはほぼ同一であるた
め、ＢＰＳＧ膜３の表面が露出した瞬間に、タングステ
ン膜６および窒化チタン膜５のエッチングレートが急激
に増加することはなく、ビアホール４内にタングステン
膜６および窒化チタン膜５を容易に残すことができる。 また、このエッチバックはイオンミリング法を用いて行
なってもよい。次に図１（ｄ）に示すように、マグネト
ロンスパッタリング法によりアルミニウム膜７を約０．
５μｍの厚さに形成した後、パターニングを行なうこと
により配線を形成する。
【００１３】このようにして得られた半導体装置は、ビ
アホール４内に確実にタングステン膜６および窒化チタ
ン膜５は埋め込まれるため、高アスペクト比のビアホー
ルに於ても、信頼性良く配線の電気的接続を行なうこと
ができる。
アホール４内に確実にタングステン膜６および窒化チタ
ン膜５は埋め込まれるため、高アスペクト比のビアホー
ルに於ても、信頼性良く配線の電気的接続を行なうこと
ができる。
【００１４】尚、上記実施例においては第１及び第２の
金属膜として窒化チタン膜とタングステン膜を用いた場
合について説明したが、第１の金属膜としてチタン膜と
窒化チタン膜の２層膜を、また第２の金属膜としてモリ
ブデン膜等を用いることができる。また層間絶縁膜及び
金属膜が多層膜であってもよいことは勿論である。
金属膜として窒化チタン膜とタングステン膜を用いた場
合について説明したが、第１の金属膜としてチタン膜と
窒化チタン膜の２層膜を、また第２の金属膜としてモリ
ブデン膜等を用いることができる。また層間絶縁膜及び
金属膜が多層膜であってもよいことは勿論である。
【００１５】
【発明の効果】以上説明したように本発明によれば、ア
スペクト比の高いビアホール内に容易に金属膜を埋め込
むことができるので、半導体素子と配線あるいは配線と
配線の間の電気的接続を信頼性良く行なうことができる
。したがって、微細化および高集積化した半導体装置を
歩留りよく製造できるのでその効果は大きい。
スペクト比の高いビアホール内に容易に金属膜を埋め込
むことができるので、半導体素子と配線あるいは配線と
配線の間の電気的接続を信頼性良く行なうことができる
。したがって、微細化および高集積化した半導体装置を
歩留りよく製造できるのでその効果は大きい。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１ Ｐ型シリコン基板
２ Ｎ型拡散層
３，３Ａ ＢＰＳＧ膜
４，４Ａ ビアホール
５ 窒化チタン膜
６ タングステン膜
７，７Ａ アルミニウム膜
Claims (1)
- 【請求項１】 半導体基板上に層間絶縁膜を形成した
のちパターニングし、所望の位置にビアホールを設ける
工程と、このビアホールを含む全面にバリア性の第１の
金属膜とＣＶＤ法による第２の金属膜を順次形成しビア
ホールを埋める工程と、前記第１及び第２の金属膜をエ
ッチングし前記ビアホール内のみに残す工程と、配線用
の第３の金属膜を形成したのちパターニングし前記ビア
ホール内の第１及び第２の金属膜に接続する配線を形成
する工程とを有する半導体装置の製造方法において、前
記層間絶縁膜を最終的に必要な厚さよりも厚く形成し、
かつ、前記第１及び第２の金属膜と層間絶縁膜とのエッ
チングレートがほぼ等しい条件で層間絶縁膜の上層部を
エッチングすることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622891A JPH04255247A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622891A JPH04255247A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255247A true JPH04255247A (ja) | 1992-09-10 |
Family
ID=11910690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1622891A Pending JPH04255247A (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245305A (ja) * | 1994-03-04 | 1995-09-19 | Yamaha Corp | 配線形成法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137328A (ja) * | 1988-11-18 | 1990-05-25 | Oki Electric Ind Co Ltd | 多層配線形成方法 |
-
1991
- 1991-02-07 JP JP1622891A patent/JPH04255247A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137328A (ja) * | 1988-11-18 | 1990-05-25 | Oki Electric Ind Co Ltd | 多層配線形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245305A (ja) * | 1994-03-04 | 1995-09-19 | Yamaha Corp | 配線形成法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |