JPH04255998A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04255998A JPH04255998A JP3037803A JP3780391A JPH04255998A JP H04255998 A JPH04255998 A JP H04255998A JP 3037803 A JP3037803 A JP 3037803A JP 3780391 A JP3780391 A JP 3780391A JP H04255998 A JPH04255998 A JP H04255998A
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- JP
- Japan
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- memory cells
- sense amplifier
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000002950 deficient Effects 0.000 claims description 26
- 101150004219 MCR1 gene Proteins 0.000 abstract description 6
- 101100206347 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pmh1 gene Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000008188 pellet Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に冗長メモリセルを有する半導体記憶装置に関する。
特に冗長メモリセルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年の半導体記憶装置においては、ペレ
ット面積の縮小のため、シェアド型センスアンプという
形式のセンスアンプが用いられている。これは、従来の
メモリセル領域毎にセンスアンプを設ける方式に代えて
、２個のメモリセル領域で１個のセンスアンプを共用す
るというものである。
ット面積の縮小のため、シェアド型センスアンプという
形式のセンスアンプが用いられている。これは、従来の
メモリセル領域毎にセンスアンプを設ける方式に代えて
、２個のメモリセル領域で１個のセンスアンプを共用す
るというものである。
【０００３】図３はそのようなシェアドセンスアンプ方
式により構成された従来の１トランジスタ１メモリセル
型ダイナミックメモリの２対のビット線部分を示すブロ
ック図である。図３において、ＭＣ１１、ＭＣ１２、…
、ＭＣ１ｎとＭＣＲ１、ＭＣＲ２はビット線Ｄ１ また
はＤ１ ＊（＊は上線の代わり。従って、Ｄ１ ＊はビ
ット線Ｄ１ とは逆相の信号が伝達されるビット線を意
味する。＊付きの符号について以下同じ。）に接続され
た、第１のメモリセル領域に属するメモリセルと冗長メ
モリセル、ＭＣ２１、ＭＣ２２、…、ＭＣ２ｎとＭＣＲ
３、ＭＣＲ４は、ビット線Ｄ２ またはＤ２ ＊に接続
された、第２のメモリセル領域に属するメモリセルと冗
長メモリセル、ＷＬ１１〜ＷＬ１ｎ、ＷＬ２１〜ＷＬ２
ｎ、ＷＬＲ１〜ＷＬＲｎはワード線、ＳＡは、節点Ｎ１
、Ｎ２ 間に接続され、２対のデータ線Ｄ１ 、Ｄ１
＊；Ｄ２ 、Ｄ２ ＊に共用されるセンスアンプ、Ｑ
１１、Ｑ２１、Ｑ１２、Ｑ２２は、節点Ｎ１ または節
点Ｎ２ と各ビット線Ｄ１、Ｄ２ 、Ｄ１ ＊、Ｄ２
＊との間に接続された、スイッチング信号φ１ 、φ２
により制御されるスイッチングトランジスタ、Ｑ３１
、Ｑ３２は節点Ｎ１ とＮ２ とデータ入出力線ＩＯ、
ＩＯ＊との間に接続された、スイッチング信号φ３ に
より制御されるスイッチングトランジスタである。
式により構成された従来の１トランジスタ１メモリセル
型ダイナミックメモリの２対のビット線部分を示すブロ
ック図である。図３において、ＭＣ１１、ＭＣ１２、…
、ＭＣ１ｎとＭＣＲ１、ＭＣＲ２はビット線Ｄ１ また
はＤ１ ＊（＊は上線の代わり。従って、Ｄ１ ＊はビ
ット線Ｄ１ とは逆相の信号が伝達されるビット線を意
味する。＊付きの符号について以下同じ。）に接続され
た、第１のメモリセル領域に属するメモリセルと冗長メ
モリセル、ＭＣ２１、ＭＣ２２、…、ＭＣ２ｎとＭＣＲ
３、ＭＣＲ４は、ビット線Ｄ２ またはＤ２ ＊に接続
された、第２のメモリセル領域に属するメモリセルと冗
長メモリセル、ＷＬ１１〜ＷＬ１ｎ、ＷＬ２１〜ＷＬ２
ｎ、ＷＬＲ１〜ＷＬＲｎはワード線、ＳＡは、節点Ｎ１
、Ｎ２ 間に接続され、２対のデータ線Ｄ１ 、Ｄ１
＊；Ｄ２ 、Ｄ２ ＊に共用されるセンスアンプ、Ｑ
１１、Ｑ２１、Ｑ１２、Ｑ２２は、節点Ｎ１ または節
点Ｎ２ と各ビット線Ｄ１、Ｄ２ 、Ｄ１ ＊、Ｄ２
＊との間に接続された、スイッチング信号φ１ 、φ２
により制御されるスイッチングトランジスタ、Ｑ３１
、Ｑ３２は節点Ｎ１ とＮ２ とデータ入出力線ＩＯ、
ＩＯ＊との間に接続された、スイッチング信号φ３ に
より制御されるスイッチングトランジスタである。
【０００４】次に、この従来例のメモリセルからデータ
を読み出す場合の動作について説明する。第１のメモリ
セル領域内のメモリセルのデータを読み出す場合、スイ
ッチングトランジスタＱ１１、Ｑ１２をスイッチング信
号φ１ により導通状態にして、データ線Ｄ１ 、Ｄ１
＊に読み出された信号をセンスアンプＳＡが接続された
Ｎ１ 、Ｎ２ へ取り込む。そしてセンスアンプを動作
させて読み出された信号の増幅を行った後、スイッチン
グ信号φ３ を活性化してスイッチングトランジスタＱ
３１、Ｑ３２を導通状態にして、データをデータ入出力
線ＩＯ、ＩＯ＊へ読み出す。この際、スイッチングトラ
ンジスタＱ２１、Ｑ２２は非導通状態のまま保持される
。
を読み出す場合の動作について説明する。第１のメモリ
セル領域内のメモリセルのデータを読み出す場合、スイ
ッチングトランジスタＱ１１、Ｑ１２をスイッチング信
号φ１ により導通状態にして、データ線Ｄ１ 、Ｄ１
＊に読み出された信号をセンスアンプＳＡが接続された
Ｎ１ 、Ｎ２ へ取り込む。そしてセンスアンプを動作
させて読み出された信号の増幅を行った後、スイッチン
グ信号φ３ を活性化してスイッチングトランジスタＱ
３１、Ｑ３２を導通状態にして、データをデータ入出力
線ＩＯ、ＩＯ＊へ読み出す。この際、スイッチングトラ
ンジスタＱ２１、Ｑ２２は非導通状態のまま保持される
。
【０００５】一方、第２のメモリセル領域内のメモリセ
ルのデータを読み出す場合には、スイッチングトランジ
スタＱ２１、Ｑ２２を導通状態にして、データ線Ｄ２
、Ｄ２ ＊をセンスアンプＳＡが接続された節点Ｎ１
、Ｎ２ と接続状態とする。
ルのデータを読み出す場合には、スイッチングトランジ
スタＱ２１、Ｑ２２を導通状態にして、データ線Ｄ２
、Ｄ２ ＊をセンスアンプＳＡが接続された節点Ｎ１
、Ｎ２ と接続状態とする。
【０００６】このように構成すれば、第１のメモリセル
領域用のセンスアンプと第２のメモリセル領域用のセン
スアンプの２台を用いていた場合と比較してセンスアン
プを半分に減らすことができ、その分ペレット面積を縮
小できる。
領域用のセンスアンプと第２のメモリセル領域用のセン
スアンプの２台を用いていた場合と比較してセンスアン
プを半分に減らすことができ、その分ペレット面積を縮
小できる。
【０００７】次に、冗長メモリセルを使用する場合につ
いて説明する。冗長メモリセルは、半導体記憶装置の記
憶容量の増大に伴い設けられるようになったものであり
、不良のメモリセルをこれと置換することにより、本来
不良品となるべき半導体記憶装置を良品として救済する
ことができるようにしている。
いて説明する。冗長メモリセルは、半導体記憶装置の記
憶容量の増大に伴い設けられるようになったものであり
、不良のメモリセルをこれと置換することにより、本来
不良品となるべき半導体記憶装置を良品として救済する
ことができるようにしている。
【０００８】いま、第１のメモリセル領域内のメモリセ
ルＭＣ１３が不良となった場合を考える。この時、内部
回路の構成を回路内に設けたヒューズを溶断する等の手
段で変更し、ワード線ＷＬ１３が活性化されて不良メモ
リセルＭＣ１３が選択される時には前記ワード線ＷＬ１
３を活性化する代わりに冗長メモリセルのワード線ＷＬ
Ｒ１が活性化されて冗長メモリセルＭＣＲ１が選択され
るようにする。不良メモリセルが第２のメモリセル領域
内にある場合には、冗長メモリセルＭＣＲ３またはＭＣ
Ｒ４が用いられる。
ルＭＣ１３が不良となった場合を考える。この時、内部
回路の構成を回路内に設けたヒューズを溶断する等の手
段で変更し、ワード線ＷＬ１３が活性化されて不良メモ
リセルＭＣ１３が選択される時には前記ワード線ＷＬ１
３を活性化する代わりに冗長メモリセルのワード線ＷＬ
Ｒ１が活性化されて冗長メモリセルＭＣＲ１が選択され
るようにする。不良メモリセルが第２のメモリセル領域
内にある場合には、冗長メモリセルＭＣＲ３またはＭＣ
Ｒ４が用いられる。
【０００９】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置では、不良メモリセルの数が増大した場合、冗
長メモリセルへの置換を完遂できないという事態が発生
する。すなわち、図３において、メモリセルＭＣ１１と
ＭＣ１３とが不良となった場合、どちらか一方のみしか
冗長メモリセルへの置換ができないため、結局半導体記
憶装置を良品として救済することができなくなるのであ
る。 このような問題を解決するためには、冗長メモリセルの
数を増やして、不良メモリセルの数が増加してもそれら
すべてを冗長メモリセルと置換できるようにすればよい
。しかし、冗長メモリセルの数を増やすことは、ペレッ
ト面積の増大をもたらすので、十分の数にまで増やすこ
とができないという問題があった。
記憶装置では、不良メモリセルの数が増大した場合、冗
長メモリセルへの置換を完遂できないという事態が発生
する。すなわち、図３において、メモリセルＭＣ１１と
ＭＣ１３とが不良となった場合、どちらか一方のみしか
冗長メモリセルへの置換ができないため、結局半導体記
憶装置を良品として救済することができなくなるのであ
る。 このような問題を解決するためには、冗長メモリセルの
数を増やして、不良メモリセルの数が増加してもそれら
すべてを冗長メモリセルと置換できるようにすればよい
。しかし、冗長メモリセルの数を増やすことは、ペレッ
ト面積の増大をもたらすので、十分の数にまで増やすこ
とができないという問題があった。
【００１０】よって、本発明の目的とするところは、冗
長メモリセルの数を増やすことなく置換できる不良メモ
リセル数を増加させ、もってペレット面積を増大させる
ことなく良品として救済できる半導体記憶装置の数を増
加させることである。
長メモリセルの数を増やすことなく置換できる不良メモ
リセル数を増加させ、もってペレット面積を増大させる
ことなく良品として救済できる半導体記憶装置の数を増
加させることである。
【００１１】
【課題を解決するための手段】この発明の半導体記憶装
置は、第１および第２の端子を有する複数のセンスアン
プと、各センスアンプに２対ずつ設けられたビット線と
、各ビット線に接続された複数のメモリセルと、各ビッ
ト線と前記センスアンプの第１または第２の端子との間
に接続されたスイッチング素子と、前記センスアンプに
接続された、不良のメモリセルと置換するための複数の
冗長メモリセルと、を具備するものである。
置は、第１および第２の端子を有する複数のセンスアン
プと、各センスアンプに２対ずつ設けられたビット線と
、各ビット線に接続された複数のメモリセルと、各ビッ
ト線と前記センスアンプの第１または第２の端子との間
に接続されたスイッチング素子と、前記センスアンプに
接続された、不良のメモリセルと置換するための複数の
冗長メモリセルと、を具備するものである。
【００１２】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は、本発明の第１の実施例の２対のビッ
ト線部分を示すブロック図である。同図において、従来
技術の説明に用いた図面と同一機能を有する部分に関し
ては同一の符号が付されている。
説明する。図１は、本発明の第１の実施例の２対のビッ
ト線部分を示すブロック図である。同図において、従来
技術の説明に用いた図面と同一機能を有する部分に関し
ては同一の符号が付されている。
【００１３】本実施例の図３に示した従来の１トランジ
スタ１メモリセル型ダイナミックメモリと相違する点は
、冗長メモリセルＭＣＲ１〜ＭＣＲ４がスイッチングト
ランジスタに対し、メモリセル領域とは反対側のセンス
アンプＳＡが接続された節点Ｎ１ 、Ｎ２ 側へ接続さ
れている点である。
スタ１メモリセル型ダイナミックメモリと相違する点は
、冗長メモリセルＭＣＲ１〜ＭＣＲ４がスイッチングト
ランジスタに対し、メモリセル領域とは反対側のセンス
アンプＳＡが接続された節点Ｎ１ 、Ｎ２ 側へ接続さ
れている点である。
【００１４】このように構成すれば、メモリセルＭＣ１
１、ＭＣ１３が不良となった場合でも、これらを冗長メ
モリセルＭＣＲ１、ＭＣＲ２と置換することができ、従
来例では救済できなかったものを良品として救済できる
ようになる。
１、ＭＣ１３が不良となった場合でも、これらを冗長メ
モリセルＭＣＲ１、ＭＣＲ２と置換することができ、従
来例では救済できなかったものを良品として救済できる
ようになる。
【００１５】また、本実施例の冗長メモリセルは、第１
および第２のメモリセル領域内の不良メモリセルの発生
の状態により使い分けることができる。第１および第２
のメモリセル領域内にそれぞれ１個ずつ不良メモリセル
が発生した場合、例えばメモリセルＭＣ１１とＭＣ２１
が不良となった場合には、不良メモリセルＭＣ１１を冗
長メモリセルＭＣＲ１へ、不良メモリセルＭＣ２１を冗
長メモリセルＭＣＲ３へと置換すればよい。
および第２のメモリセル領域内の不良メモリセルの発生
の状態により使い分けることができる。第１および第２
のメモリセル領域内にそれぞれ１個ずつ不良メモリセル
が発生した場合、例えばメモリセルＭＣ１１とＭＣ２１
が不良となった場合には、不良メモリセルＭＣ１１を冗
長メモリセルＭＣＲ１へ、不良メモリセルＭＣ２１を冗
長メモリセルＭＣＲ３へと置換すればよい。
【００１６】このように本発明では、第１および第２の
メモリセル領域に対応する冗長メモリセルを節点Ｎ１
、Ｎ２ において共用することで、不良メモリセルの数
が増大した場合でも半導体記憶装置を良品として救済で
きるようになる。また、単に冗長メモリセルの位置を変
更するだけなのでチップ面積を殆ど変えることなく本発
明を実現できる。
メモリセル領域に対応する冗長メモリセルを節点Ｎ１
、Ｎ２ において共用することで、不良メモリセルの数
が増大した場合でも半導体記憶装置を良品として救済で
きるようになる。また、単に冗長メモリセルの位置を変
更するだけなのでチップ面積を殆ど変えることなく本発
明を実現できる。
【００１７】更に、冗長メモリセルからデータの読み出
しを行う際、節点Ｎ１ 、Ｎ２ とメモリセル領域との
間の全てのスイッチングトランジスタを非導通状態とす
ることで非常に安定した動作をさせることができる。す
なわち、節点Ｎ１ 、Ｎ２ の容量はメモリセル領域内
のデータ線Ｄ１ 、Ｄ１ ＊の容量の１／２〜１／４程
度と小さいため、冗長メモリセルから読み出されたデー
タは節点Ｎ１ 、Ｎ２に大きな電位差となって現れ、セ
ンスアンプＳＡを安定に動作させることができる。
しを行う際、節点Ｎ１ 、Ｎ２ とメモリセル領域との
間の全てのスイッチングトランジスタを非導通状態とす
ることで非常に安定した動作をさせることができる。す
なわち、節点Ｎ１ 、Ｎ２ の容量はメモリセル領域内
のデータ線Ｄ１ 、Ｄ１ ＊の容量の１／２〜１／４程
度と小さいため、冗長メモリセルから読み出されたデー
タは節点Ｎ１ 、Ｎ２に大きな電位差となって現れ、セ
ンスアンプＳＡを安定に動作させることができる。
【００１８】図２は、本発明の第２の実施例を示す部分
ブロック図である。同図において、図１の実施例の部分
と同等の部分には同一の符号が付されている。図１に示
した第１の実施例は、互いに相補的なデータ線が平行に
配置される折り返し型データ線を有するダイナミックメ
モリに本発明を適用した例に関するものであったが、第
２の実施例は、互いに相補的なデータ線がセンスアンプ
に対し互いに反対側に配置された開放型データ線に関し
て本発明を適用した例に関する。
ブロック図である。同図において、図１の実施例の部分
と同等の部分には同一の符号が付されている。図１に示
した第１の実施例は、互いに相補的なデータ線が平行に
配置される折り返し型データ線を有するダイナミックメ
モリに本発明を適用した例に関するものであったが、第
２の実施例は、互いに相補的なデータ線がセンスアンプ
に対し互いに反対側に配置された開放型データ線に関し
て本発明を適用した例に関する。
【００１９】本実施例においても、先の実施例と同様に
、同一のデータ線に接続されるメモリセルに２個まで不
良があってもこれらを冗長メモリセルと置換することに
より、本来不良品となるべき半導体記憶装置を良品とし
て救済できる。
、同一のデータ線に接続されるメモリセルに２個まで不
良があってもこれらを冗長メモリセルと置換することに
より、本来不良品となるべき半導体記憶装置を良品とし
て救済できる。
【００２０】なお、以上の実施例では、各節点に接続さ
れる冗長メモリセルは２個ずつであったが、本発明はこ
れに限定されるものではなく、メモリの規模に応じて適
宜増加させることができる。また、実施例はダイナミッ
クメモリに関するものであったが、本発明はこれ以外に
もシェアドセンスアンプを用いるものであれば適用可能
である。
れる冗長メモリセルは２個ずつであったが、本発明はこ
れに限定されるものではなく、メモリの規模に応じて適
宜増加させることができる。また、実施例はダイナミッ
クメモリに関するものであったが、本発明はこれ以外に
もシェアドセンスアンプを用いるものであれば適用可能
である。
【００２１】
【発明の効果】以上説明したように、本発明は、シェア
ドセンスアンプを有する半導体記憶装置において、冗長
メモリセルをセンスアンプ側に接続したものであるので
、同一データ線に接続されるメモリセルに不良となるも
のが増加しても不良メモリセルを冗長メモリセルと置換
できる可能性が高くなる。したがって、本発明によれば
、ペレット面積を増加させることなく、不良品となるべ
き半導体記憶装置を良品として救済できる救済率を向上
させることができる。
ドセンスアンプを有する半導体記憶装置において、冗長
メモリセルをセンスアンプ側に接続したものであるので
、同一データ線に接続されるメモリセルに不良となるも
のが増加しても不良メモリセルを冗長メモリセルと置換
できる可能性が高くなる。したがって、本発明によれば
、ペレット面積を増加させることなく、不良品となるべ
き半導体記憶装置を良品として救済できる救済率を向上
させることができる。
【００２２】更に、冗長メモリセルを選択する際に、セ
ンスアンプ−データ間のスイッチングトランジスタを非
導通とすることによりセンスアンプ等の回路を極めて安
定に動作させることができる。
ンスアンプ−データ間のスイッチングトランジスタを非
導通とすることによりセンスアンプ等の回路を極めて安
定に動作させることができる。
【図１】本発明の第１の実施例を示す部分ブロック図。
【図２】本発明の第２の実施例を示す部分ブロック図。
【図３】従来例の部分ブロック図。
ＭＣ１１、ＭＣ１２、…、ＭＣ１ｎ、ＭＣ２１、ＭＣ２
２、…、ＭＣ２ｎ メモリセル ＭＣＲ１、ＭＣＲ２、ＭＣＲ３、ＭＣＲ４ 冗長メモ
リセルＳＡ センスアンプ ＩＯ、ＩＯ＊ データ入出力線 ＷＬ１１、…、ＷＬ１ｎ ＷＬ２１、…、ＷＬ２ｎ、
ＷＬＲ１、…、ＷＬＲ４ ワード線 Ｄ１ 、Ｄ１ ＊、Ｄ２ 、Ｄ２ ＊ データ線Ｑ１
１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２ スイ
ッチングトランジスタ
２、…、ＭＣ２ｎ メモリセル ＭＣＲ１、ＭＣＲ２、ＭＣＲ３、ＭＣＲ４ 冗長メモ
リセルＳＡ センスアンプ ＩＯ、ＩＯ＊ データ入出力線 ＷＬ１１、…、ＷＬ１ｎ ＷＬ２１、…、ＷＬ２ｎ、
ＷＬＲ１、…、ＷＬＲ４ ワード線 Ｄ１ 、Ｄ１ ＊、Ｄ２ 、Ｄ２ ＊ データ線Ｑ１
１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２ スイ
ッチングトランジスタ
Claims (3)
- 【請求項１】 第１および第２の端子を有する複数の
センスアンプと、各センスアンプに２対ずつ設けられた
ビット線と、各ビット線に接続された複数のメモリセル
と、各ビット線と前記センスアンプの第１または第２の
端子との間に接続されたスイッチング素子と、前記セン
スアンプに接続された、不良のメモリセルと置換するた
めの複数の冗長メモリセルと、を具備する半導体記憶装
置。 - 【請求項２】 前記メモリセルおよび前記冗長メモリ
セルが１トランジスタ型メモリセルである請求項１記載
の半導体記憶装置。 - 【請求項３】 対をなすビット線が前記センスアンプ
に対して同じ側に配置されている請求項１または２記載
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037803A JPH04255998A (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
| KR1019920001685A KR950002168B1 (ko) | 1991-02-08 | 1992-02-06 | 메모리셀 어레이 사이에 공유된 용장 워드선을 가진 다이내믹 ram 디바이스 |
| US08/157,439 US5361231A (en) | 1991-02-08 | 1993-11-26 | Dynamic random access memory device with redundant word lines shared between memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037803A JPH04255998A (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255998A true JPH04255998A (ja) | 1992-09-10 |
Family
ID=12507672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037803A Pending JPH04255998A (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5361231A (ja) |
| JP (1) | JPH04255998A (ja) |
| KR (1) | KR950002168B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2712721A1 (fr) * | 1993-11-18 | 1995-05-24 | Samsung Electronics Co Ltd | Circuit et procédé à redondance de rangées pour dispositif de mémoire à semi-conducteurs avec décodeur de rangées double. |
| EP0579366A3 (en) * | 1992-07-13 | 1996-06-26 | Samsung Electronics Co Ltd | Redundancy circuits for semiconductor memory devices |
| KR100753102B1 (ko) * | 2005-09-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던트 회로 |
| US7362629B2 (en) | 2005-09-29 | 2008-04-22 | Hynix Semiconductor, Inc. | Redundant circuit for semiconductor memory device |
| KR100865340B1 (ko) * | 2001-11-14 | 2008-10-27 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| US5631868A (en) * | 1995-11-28 | 1997-05-20 | International Business Machines Corporation | Method and apparatus for testing redundant word and bit lines in a memory array |
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