JPH04256342A - 半導体パッケージ - Google Patents

半導体パッケージ

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JPH04256342A
JPH04256342A JP3018026A JP1802691A JPH04256342A JP H04256342 A JPH04256342 A JP H04256342A JP 3018026 A JP3018026 A JP 3018026A JP 1802691 A JP1802691 A JP 1802691A JP H04256342 A JPH04256342 A JP H04256342A
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JP
Japan
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package
semiconductor
package body
bump
increase
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JP3018026A
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English (en)
Inventor
Hiromichi Sawatani
沢谷　博道
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置のパッケー
ジに係り、特に外部端子突出面に多数の外部端子の配列
を有する半導体パッケージの構造の改良に関する。
【０００２】
【従来の技術】図４は従来のピングリッドアレイ（Ｐｉ
ｎ　Ｇｒｉｄ　Ａｒｒａｙ；　ＰＧＡ）パッケージを用
いた半導体装置の概略的な断面構造を示している。図４
において、３１は２層以上のセラミック板が積層されて
なり、中央部に貫通穴３２を有するパッケージ本体であ
り、少なくとも一部のセラミック板の表面にメタライズ
パターン３３が形成されている。３４はアイランド（放
熱板）であり、このアイランド３４の片面の中央部には
、絶縁板３５を介して半導体チップ３６が固着されてい
る。そして、前記パッケージ本体３１の貫通穴内部に前
記半導体チップ３６を挿入した状態で上記アイランド３
４により貫通穴３２の一端側を閉塞するように、アイラ
ンド３４の片面の周縁部がパッケージ本体３１の貫通穴
３２の周縁近傍部に固着されており、前記パッケージ本
体３１の貫通穴３２の他端側は蓋板３８により閉塞され
ている。このようにパッケージ本体３１の中空状の内部
に収容された半導体チップ３６は、ボンディング・ワイ
ヤー３７により前記メタライズパターン３３に接続され
ている。また、多数のリードピン３９の各基端部がパッ
ケージ本体３１の一面側から埋め込まれると共に前記メ
タライズパターン３３と電気的に接続されている。そし
て、上記多数のリードピン３９の各先端部（円形）が外
部ピン３７として配列されている。なお、４０は前記ア
イランド３４に接合された放熱フィンである。
【０００３】上記したようなＰＧＡパッケージを有する
半導体装置は、スルーホールを有するプリント回路基板
に実装されるものであり、実装に際しては、ＰＧＡパッ
ケージの外部ピン３９を基板のスルーホールに挿入して
半田付けする。このようなＰＧＡパッケージは、半導体
装置の多機能化、高付加価値化に伴い、外部ピン３９数
が増加しており、数百ピンともなると、ＰＧＡパッケー
ジのサイズの増大が著しい。
【０００４】しかし、このように多ピン化に伴ってＰＧ
Ａパッケージのサイズが増大すると、パッケージ本体３
１のコストアップ、パッケージ本体３１の重量の増加、
パッケージ内の配線長の増加に伴うインダクタンス、容
量および抵抗成分の増大による電気的特性のグレードダ
ウン（例えば信号伝送歪や電源ノイズの増大）などの問
題が発生する。
【０００５】このような問題を極力避けるために、パッ
ケージ本体３１のサイズを縮小する場合は、外部ピン３
９のピッチの縮小が重要になり、これを進めるのに伴っ
てピン径を細くする必要があり、これによりプリント基
板実装時に外部ピン３９が曲り、外部ピン３９の取り付
け精度が上がらず、実装が困難になる。
【０００６】また、パッケージ本体３１のサイズを縮小
するのに伴って外部ピン３９のピッチを縮小するために
ピン径を細くすると、パッケージのメーカーも外部ピン
３９の曲りの有無および仕様を満足しているかについて
全数の外観検査を実施する必要があり、量産性に欠け、
コストアップを招く。
【０００７】また、ＰＧＡパッケージを有する半導体装
置をプリント回路基板のスルーホールに挿入して実装す
る方式は、このプリント回路基板を搭載する電子機器の
小型化が困難であり、携帯型の電子機器への適用が困難
である。
【０００８】また、外部ピン３９が円形であるので、そ
のパッケージ本体３１のサイズを縮小するのに伴って外
部ピン３９のピッチを縮小するためにピン径を細くする
と、外部ピン３９をプリント回路基板に実装する際に、
半田のブリッジを起こし易い。
【０００９】
【発明が解決しようとする課題】上記したように従来の
ＰＧＡパッケージは、多ピン化に伴ってパッケージのサ
イズが増大すると、パッケージ本体のコストアップや重
量の増加、電気的特性のグレードダウンなどの問題が発
生する。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、多端子化に伴うパッケージサイズの増大を抑
制し、パッケージ本体のコストアップや重量の増加、電
気的特性のグレードダウンなどを抑制し得る半導体パッ
ケージを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体パッケー
ジは、内部に半導体チップを収納するパッケージ本体と
、前記半導体チップに電気的に接続され、上記パッケー
ジ本体の外部端子として形成されたバンプ突起の配列と
を具備することを特徴とする。
【００１２】
【作用】外部端子として、外部ピンではなく、バンプ突
起の配列を有するので、多ピン化に伴うパッケージサイ
ズの増大を抑制するためにバンプ突起のピッチの縮小化
を進めることが容易である。従って、パッケージ本体の
コストアップや重量の増加、電気的特性のグレードダウ
ンなどを抑制することができる。また、バンプ突起の配
列は、曲りが発生せず、表面実装方式による実装に適し
ており、この半導体パッケージを用いた半導体装置を使
用す機器の軽薄短小化および量産性の向上を図ることが
可能になる。また、パッケージの製造に際してバンプ突
起の配列が仕様を満足しているかについての外観検査を
簡略化でき、量産性に富み、コストアップを抑制できる
。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００１４】図１は本発明の一実施例に係る半導体パッ
ケージを用いた半導体装置の概略的な構造について、パ
ッケージ本体を切断して示しており、図４を参照して前
述した従来のＰＧＡパッケージと比べて、主として、パ
ッケージ本体の構造および外部端子の構造が異なってい
る。図２は、図１中の一部Ａを拡大して示している。
【００１５】即ち、図１および図２において、１は２層
以上（本例では３層）の絶縁板（本例ではセラミックで
あるが、プラスチックでもよい。）が積層されてなり、
中央部に貫通穴２を有するパッケージ本体であり、少な
くとも一部の絶縁板の表面にメタライズパターン（例え
ばＣｕ箔）３が形成されている。４は熱伝導率の良い金
属材料（例えばＣｕ合金）が用いられたアイランド（放
熱板）である。このアイランド４の片面の中央部には、
両面がメタライズされた高熱伝導性を有する絶縁板（例
えば窒化アルミニウムあるいは酸化ベリリウムあるいは
炭化硅素など）５の底面がダイボンディングにより固着
され、この絶縁板３の上面に半導体チップ６がダイボン
ディングにより固着されている。そして、前記パッケー
ジ本体１の貫通穴内部に上記半導体チップ６を挿入した
状態で上記アイランド４により貫通穴２の一端側を閉塞
するように、アイランド４の片面の周縁部がパッケージ
本体１の貫通穴２の周縁近傍部に固着されており、前記
パッケージ本体１の貫通穴２の他端側は蓋板１１により
閉塞されている。このようにパッケージ本体１の中空状
の内部に収容された半導体チップ６は、ボンディング・
ワイヤー７により前記メタライズパターン３に接続され
ており、このメタライズパターン３と電気的に接続され
た多数のバンプ突起８…がパッケージ本体１の一面側（
最外層の絶縁板の外面側）に設けられ、外部端子の配列
をなしている。この場合、前記パッケージ本体１の少な
くとも最外層の絶縁板にはスルーホールが形成されると
共にバンプ突起形成面のスルーホール周縁部に例えばＣ
ｕ箔からなるランドパターン９が形成され、上記スルー
ホールの内面に形成されている導電材（例えばＡｕメッ
キ）１０を介して上記ランドパターン９と前記メタライ
ズパターン３とが接続されている。そして、上記ランド
パターン９上に例えば半田合金（Ｓｎ・Ｐｂなどの合金
）のペーストの印刷により前記バンプ突起８…が形成さ
れている。このバンプ突起８…の正面形状は、図３（ａ
）に示すような円形でもよいが、図３（ｂ）に示すよう
に方形にすればピッチの縮小が容易になる。
【００１６】なお、前記アイランド４には放熱フィン１
２が接合されている。これにより、前記半導体チップ６
としてＥＣＬ（エミッタ結合ロジック）チップ、ＧａＡ
ｓ（ガリウム・ヒ素）チップなどの高速デバイスが用い
られ、数十ワット程度の消費電力を有する場合でも、所
要の放熱効果が得られる。
【００１７】上記実施例の半導体パッケージによれば、
内部に半導体チップ６を収納するパッケージ本体１と、
前記半導体チップ６に電気的に接続され、上記パッケー
ジ本体１の外部端子として形成されたバンプ突起８…の
配列とを具備していする。
【００１８】このように外部端子として、外部ピンでは
なく、バンプ突起８…の配列を有するので、多端子化に
伴うパッケージサイズの増大を抑制するためにバンプ突
起８…のピッチの縮小化を進めることが容易である。従
って、小さなパッケージサイズを実現くすることができ
、パッケージ本体１のコストアップや重量の増加を抑制
でき、パッケージ内の配線長の増加を抑制でき、インダ
クタンス、容量および抵抗成分の増大を抑制でき、電気
的特性のグレードダウンを抑制し、半導体装置の動作遅
延時間を抑制することができる。また、パッケージサイ
ズを小さくすることができるので、半導体装置をプリン
ト配線基板に実装した際の基板変形量が少なく、破壊強
度が強い。また、バンプ突起８…の配列は、曲りが発生
せず、表面実装方式による実装に適しており、このパッ
ケージ本体１を用いた半導体装置を使用す機器の軽薄短
小化および量産性の向上を図ることが可能になる。また
、パッケージの製造に際してバンプ突起８…の配列が仕
様を満足しているかについて外観検査を簡略化でき、製
造工程の合理化が容易になり、製造効率が良く、量産性
に富み、コストダウンを図ることができる。
【００１９】
【発明の効果】上述したように本発明の半導体パッケー
ジによれば、多端子化に伴うパッケージサイズの増大を
抑制し、パッケージ本体のコストアップや重量の増加、
電気的特性のグレードダウンなどを抑制できる。また、
表面実装方式による実装に適しており、この半導体パッ
ケージを用いた半導体装置を使用す機器の軽薄短小化お
よび量産性の向上を図ることができ、産業用機器、コン
ピュータ、ワークステーション、テスターなどに使用さ
れる高速性が要求される半導体装置に適用することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体パッケージを用
いた半導体装置の一部を切断して示す側面図。
【図２】図１中の一部Ａを取り出して拡大して示す断面
図。
【図３】図２中のバンプ突起の正面形状の相異なる例を
示す図。
【図４】従来のＰＧＡパッケージの一例を示す断面図。
【符号の説明】
１…パッケージ本体、２…貫通穴、３…メタライズパタ
ーン、４…アイランド（放熱板）、５…高熱伝導性を有
する絶縁板、６…半導体チップ、７…ボンディング・ワ
イヤー、８…バンプ突起、９…ランドパターン、１０…
スルーホール内面の導電材、１１…蓋板、１２…放熱フ
ィン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　内部に半導体チップを収納するパッケ
    ージ本体と、前記半導体チップに電気的に接続され、上
    記パッケージ本体の外部端子として形成されたバンプ突
    起の配列とを具備することを特徴とする半導体パッケー
    ジ。
  2. 【請求項２】　　請求項１記載の半導体パッケージにお
    いて、前記パッケージ本体は、少なくとも片面にメタラ
    イズパターンが形成された２層以上の絶縁板が積層され
    、最外層の絶縁板の外表面に前記バンプ突起が形成され
    、少なくとも最外層の絶縁板にはスルーホールが形成さ
    れると共にバンプ突起形成面のスルーホール周縁部にラ
    ンドパターンが形成され、上記スルーホールの内面に形
    成されている導電材により上記ランドパターンと前記メ
    タライズパターンとが接続されており、上記ランドパタ
    ーン上に前記バンプ突起が形成されていることを特徴と
    する半導体パッケージ。
  3. 【請求項３】　　請求項１または２記載の半導体パッケ
    ージにおいて、前記バンプ突起は、半田合金により形成
    されていることを特徴とする半導体パッケージ。
  4. 【請求項４】　　請求項１乃至３のいずれか１項に記載
    の半導体パッケージにおいて、前記バンプ突起の正面は
    、円形あるいは方形であることを特徴とする半導体パッ
    ケージ。
JP3018026A 1991-02-08 1991-02-08 半導体パッケージ Pending JPH04256342A (ja)

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KR1019920001600A KR920017216A (ko) 1991-02-08 1992-02-01 반도체 패키지
US07/830,892 US5191511A (en) 1991-02-08 1992-02-04 Semiconductor device including a package having a plurality of bumps arranged in a grid form as external terminals
EP92101968A EP0498412A1 (en) 1991-02-08 1992-02-06 Semiconductor device including a package having a plurality of bumps arranged in a grid form as external terminals

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