JPH04256872A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH04256872A JPH04256872A JP1725491A JP1725491A JPH04256872A JP H04256872 A JPH04256872 A JP H04256872A JP 1725491 A JP1725491 A JP 1725491A JP 1725491 A JP1725491 A JP 1725491A JP H04256872 A JPH04256872 A JP H04256872A
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- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電圧比較回路に関し、特
に、ＭＯＳトランジスタにより形成されるフリップフロ
ップ型の電圧比較回路に関する。
に、ＭＯＳトランジスタにより形成されるフリップフロ
ップ型の電圧比較回路に関する。
【０００２】
【従来の技術】従来の高速動作の電圧比較回路の一例と
して、図４に示されるフリップフロップ型の電圧比較回
路が知られている。図４に示されるように、この電圧比
較回路は、ＰＭＯＳトランジスタＭＰ１ 〜ＭＰ３ 、
ＮＭＯＳトランジスタＭＮ１ 〜ＭＮ３ およびスイッ
チＳ１ 、Ｓ２ を備えて構成されている。スイッチＳ
１ およびＳ２ は、所定の制御信号により、そのオン
・オフが制御されるスイッチであるが、図４においては
、その制御信号線は省略されている。また、ＰＭＯＳト
ランジスタＭＰ１ およびＮＭＯＳトランジスタＭＮ１
のゲートに対応するＢ点およびＰＭＯＳトランジスタＭ
Ｐ２ およびＮＭＯＳトランジスタＭＮ２ のゲートに
対応するＡ点には、それぞれスイッチＳ１ およびＳ２
を通して、入力信号ＶＩ および基準信号ＶＲ が印
加されている。なお、以後、Ａ点およびＢ点の電位を、
それぞれＶＡ およびＶＢ と表わすこととする。
して、図４に示されるフリップフロップ型の電圧比較回
路が知られている。図４に示されるように、この電圧比
較回路は、ＰＭＯＳトランジスタＭＰ１ 〜ＭＰ３ 、
ＮＭＯＳトランジスタＭＮ１ 〜ＭＮ３ およびスイッ
チＳ１ 、Ｓ２ を備えて構成されている。スイッチＳ
１ およびＳ２ は、所定の制御信号により、そのオン
・オフが制御されるスイッチであるが、図４においては
、その制御信号線は省略されている。また、ＰＭＯＳト
ランジスタＭＰ１ およびＮＭＯＳトランジスタＭＮ１
のゲートに対応するＢ点およびＰＭＯＳトランジスタＭ
Ｐ２ およびＮＭＯＳトランジスタＭＮ２ のゲートに
対応するＡ点には、それぞれスイッチＳ１ およびＳ２
を通して、入力信号ＶＩ および基準信号ＶＲ が印
加されている。なお、以後、Ａ点およびＢ点の電位を、
それぞれＶＡ およびＶＢ と表わすこととする。
【０００３】図４のフリップフロップ型の電圧比較回路
において、Ａ点およびＢ点の間に電位差ＶＡ −ＶＢ
が存在すれば、ＰＭＯＳトランジスタＭＰ３ およびＮ
ＭＯＳトランジスタＭＮ３ のゲートに、それぞれスト
ローブ信号＊ＳＴＢ（ＳＴＢ信号の反転信号）およびＳ
ＴＢが与えられた時に、電源電圧がフリップフロップ回
路に印加されて当該回路が活性化され、正帰還がかかっ
て電位差ＶＡ −ＶＢ は増幅されて比較出力電圧ＶＯ
として出力される。従って、ＶＡ とＶＢ との電位
差が僅かであっても、ＶＡ とＶＢ の電圧比較が高速
にて行われる。
において、Ａ点およびＢ点の間に電位差ＶＡ −ＶＢ
が存在すれば、ＰＭＯＳトランジスタＭＰ３ およびＮ
ＭＯＳトランジスタＭＮ３ のゲートに、それぞれスト
ローブ信号＊ＳＴＢ（ＳＴＢ信号の反転信号）およびＳ
ＴＢが与えられた時に、電源電圧がフリップフロップ回
路に印加されて当該回路が活性化され、正帰還がかかっ
て電位差ＶＡ −ＶＢ は増幅されて比較出力電圧ＶＯ
として出力される。従って、ＶＡ とＶＢ との電位
差が僅かであっても、ＶＡ とＶＢ の電圧比較が高速
にて行われる。
【０００４】以下に、その動作について説明する。
【０００５】先ず、スイッチＳ１ およびＳ２ がオン
して、Ａ点およびＢ点には、それぞれ入力信号ＶＩ お
よびＶＲ が印加される。この時、ＰＭＯＳトランジス
タＭＰ１ およびＮＭＯＳトランジスタＭＮ１ と、Ｐ
ＭＯＳトランジスタＭＰ２ およびＮＭＯＳトランジス
タＭＮ２ のゲート入力容量には、それぞれＶ１ およ
びＶ２ に比例した電荷が蓄積される。
して、Ａ点およびＢ点には、それぞれ入力信号ＶＩ お
よびＶＲ が印加される。この時、ＰＭＯＳトランジス
タＭＰ１ およびＮＭＯＳトランジスタＭＮ１ と、Ｐ
ＭＯＳトランジスタＭＰ２ およびＮＭＯＳトランジス
タＭＮ２ のゲート入力容量には、それぞれＶ１ およ
びＶ２ に比例した電荷が蓄積される。
【０００６】次に、スイッチＳ１ およびＳ２ はオフ
となり、ＰＭＯＳトランジスタＭＰ３ およびＮＭＯＳ
トランジスタＭＮ３ がオンするようにストローブ信号
＊ＳＴＢおよびＳＴＢが、それぞれＰＭＯＳトランジス
タＭＰ３ およびＮＭＯＳトランジスタＭＮ３ に入力
され、フリップフロップ回路に電源電圧が印加されると
、当該回路は活性化される。この場合に、ＰＭＯＳトラ
ンジスタＭＰ１ およびＮＭＯＳトランジスタＭＮ１
と、ＰＭＯＳトランジスタＭＰ２ およびＮＭＯＳトラ
ンジスタＭＮ２ のゲート入力容量に蓄積された電荷は
、そのままの状態に保持されているため、ＶＡ ＝ＶＩ
およびＶＢ ＝ＶＲ である。従って、入力信号ＶＩ
および基準信号ＶＲ との間に電位差が僅かでもあれ
ば、正帰還がかかって電位差ＶＡ −ＶＢ が増幅され
、比較出力電圧ＶＯ として出力されて、入力信号ＶＩ
と基準電圧ＶＲ との間の電圧比較判定が行われる。 例えば、ＶＩ ＞ＶＲ である場合には、比較出力電圧
ＶＯ として“０”が出力され、またＶＩ ＜ＶＲ で
あれば、比較出力電圧ＶＯ として“１”が出力される
。
となり、ＰＭＯＳトランジスタＭＰ３ およびＮＭＯＳ
トランジスタＭＮ３ がオンするようにストローブ信号
＊ＳＴＢおよびＳＴＢが、それぞれＰＭＯＳトランジス
タＭＰ３ およびＮＭＯＳトランジスタＭＮ３ に入力
され、フリップフロップ回路に電源電圧が印加されると
、当該回路は活性化される。この場合に、ＰＭＯＳトラ
ンジスタＭＰ１ およびＮＭＯＳトランジスタＭＮ１
と、ＰＭＯＳトランジスタＭＰ２ およびＮＭＯＳトラ
ンジスタＭＮ２ のゲート入力容量に蓄積された電荷は
、そのままの状態に保持されているため、ＶＡ ＝ＶＩ
およびＶＢ ＝ＶＲ である。従って、入力信号ＶＩ
および基準信号ＶＲ との間に電位差が僅かでもあれ
ば、正帰還がかかって電位差ＶＡ −ＶＢ が増幅され
、比較出力電圧ＶＯ として出力されて、入力信号ＶＩ
と基準電圧ＶＲ との間の電圧比較判定が行われる。 例えば、ＶＩ ＞ＶＲ である場合には、比較出力電圧
ＶＯ として“０”が出力され、またＶＩ ＜ＶＲ で
あれば、比較出力電圧ＶＯ として“１”が出力される
。
【０００７】フリップフロップ型の電圧比較回路は、ア
ナログ回路のオペアンプ等を電圧比較回路として用いた
場合に比較して一般に高速動作が可能であり、静的には
低消費電力である。
ナログ回路のオペアンプ等を電圧比較回路として用いた
場合に比較して一般に高速動作が可能であり、静的には
低消費電力である。
【０００８】
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ型の電圧比較回路においては、以下の欠点が
ある。
プフロップ型の電圧比較回路においては、以下の欠点が
ある。
【０００９】図４に示される半導体集積回路より成るフ
リップフロップ型の電圧比較回路を実現する場合には、
トランジスタのチャネル長Ｌ、チャネル幅Ｗおよびしき
い値電圧Ｖｔｈ等において、製造上のバラツキが介在し
、このため、ＰＭＯＳトランジスタＭＰ１ 、ＭＰ３
およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ３ の組合
せと、ＰＭＯＳトランジスタＭＰ２ 、ＭＰ３ および
ＮＭＯＳトランジスタＭＮ２ 、ＭＮ３ の組合せの、
それぞれの組合せによって構成されるインバータ回路の
しきい値電圧をそれぞれＶＴ１およびＶＴ２とすると、
一般にＶＴ１≠ＶＴ２である。
リップフロップ型の電圧比較回路を実現する場合には、
トランジスタのチャネル長Ｌ、チャネル幅Ｗおよびしき
い値電圧Ｖｔｈ等において、製造上のバラツキが介在し
、このため、ＰＭＯＳトランジスタＭＰ１ 、ＭＰ３
およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ３ の組合
せと、ＰＭＯＳトランジスタＭＰ２ 、ＭＰ３ および
ＮＭＯＳトランジスタＭＮ２ 、ＭＮ３ の組合せの、
それぞれの組合せによって構成されるインバータ回路の
しきい値電圧をそれぞれＶＴ１およびＶＴ２とすると、
一般にＶＴ１≠ＶＴ２である。
【００１０】今、ＶＴ１＜ＶＴ２として、フリップフロ
ップ型の電圧比較回路の入力信号ＶＩ と基準電圧ＶＲ
が、次式の関係にある場合について考えてみる。
ップ型の電圧比較回路の入力信号ＶＩ と基準電圧ＶＲ
が、次式の関係にある場合について考えてみる。
【００１１】ＶＴ１＜ＶＩ ＜ＶＲ ＜ＶＴ２インバー
タ回路のしきい値電圧について考慮しなければ、ＶＩ
＜ＶＲ であるから、フリップフロップ型電圧比較回路
の比較出力電圧ＶＯ としては、“１”の出力が期待さ
れる。しかしながら、ＰＭＯＳトランジスタＭＰ１ 、
ＭＰ３ およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ３
の組合せにより構成されるインバータ回路に対しては
、ＶＴ１＜ＶＩ であるため、比較出力電圧ＶＯ とし
ては“０”が出力され、また、ＰＭＯＳトランジスタＭ
Ｐ２ 、ＭＰ３ およびＮＭＯＳトランジスタＭＮ２
、ＭＮ３ の組合せにより構成されるインバータ回路に
対しては、ＶＴ２＜ＶＲ であるため、比較出力電圧Ｖ
Ｏ としては“１”が出力されるような入力レベルとな
っており、このフリップフロップ型の電圧比較回路の比
較出力電圧ＶＯ としては“０”が出力される結果とな
る。
タ回路のしきい値電圧について考慮しなければ、ＶＩ
＜ＶＲ であるから、フリップフロップ型電圧比較回路
の比較出力電圧ＶＯ としては、“１”の出力が期待さ
れる。しかしながら、ＰＭＯＳトランジスタＭＰ１ 、
ＭＰ３ およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ３
の組合せにより構成されるインバータ回路に対しては
、ＶＴ１＜ＶＩ であるため、比較出力電圧ＶＯ とし
ては“０”が出力され、また、ＰＭＯＳトランジスタＭ
Ｐ２ 、ＭＰ３ およびＮＭＯＳトランジスタＭＮ２
、ＭＮ３ の組合せにより構成されるインバータ回路に
対しては、ＶＴ２＜ＶＲ であるため、比較出力電圧Ｖ
Ｏ としては“１”が出力されるような入力レベルとな
っており、このフリップフロップ型の電圧比較回路の比
較出力電圧ＶＯ としては“０”が出力される結果とな
る。
【００１２】即ち、図４に示されるフリップフロップ型
の電圧比較回路を半導体集積回路により実現する場合に
は、製造上のバラツキにより、フリップフロップ回路を
構成するＭＯＳトランジスタにより構成されるインバー
タ回路のしきい値電圧に不同が生じ、その不同による電
位差ΔＶ＝ＶＴ１−ＶＴ２のオフセット電圧を持つこと
となり、この結果、電圧比較回路としての機能が劣化す
るという欠点がある。
の電圧比較回路を半導体集積回路により実現する場合に
は、製造上のバラツキにより、フリップフロップ回路を
構成するＭＯＳトランジスタにより構成されるインバー
タ回路のしきい値電圧に不同が生じ、その不同による電
位差ΔＶ＝ＶＴ１−ＶＴ２のオフセット電圧を持つこと
となり、この結果、電圧比較回路としての機能が劣化す
るという欠点がある。
【００１３】
【課題を解決するための手段】本発明の電圧比較回路は
、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトラン
ジスタとから成る第１のインバータと、第２のＰＭＯＳ
トランジスタと第２のＮＭＯＳトランジスタとから成る
第２のインバータとを含み、前記第１および第２のイン
バータの出力が、相互に他方の入力端子に接続されるこ
とにより構成されるフリップフロップ回路と、所定の制
御信号を介して前記フリップフロップ回路に対する電源
供給を制御するために、高電位側に配置される第３のＰ
ＭＯＳトランジスタならびに低電位側に配置される第３
のＮＭＯＳトランジスタとを含んで構成される電圧比較
回路において、前記第１のインバータの入力端子と出力
端子との間に挿入接続される第１のスイッチと、前記第
２のインバータの入力端子と出力端子との間に挿入接続
される第２のスイッチと、前記第１のインバータの入力
端子と前記第２のインバータの入力端子との間に直列に
挿入接続される第３のスイッチならびに容量と、前記第
１のインバータの入力端子と前記第２のインバータの出
力端子との間に挿入接続される第４のスイッチと、前記
第１のインバータの出力端子と前記第２のインバータの
入力端子との間に挿入接続される第５のスイッチと、前
記第１のインバータの入力端子に対する所定の入力信号
の供給オン・オフを制御する第６のスイッチと、前記第
３のスイッチと前記容量との接続点に対する所定の基準
信号の供給オン・オフを制御する第７のスイッチと、を
備え、前記第１、第２、第３、第４、第５、第６および
第７のスイッチが、所定の制御信号を介してオン・オフ
制御されて、前記第１および第２のインバータが自己バ
イアス状態にある時点において、前記容量に蓄積された
電荷に比例した電圧を、前記入力信号または基準信号の
何れか一方に加算する機能を有することを特徴としてい
る。
、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトラン
ジスタとから成る第１のインバータと、第２のＰＭＯＳ
トランジスタと第２のＮＭＯＳトランジスタとから成る
第２のインバータとを含み、前記第１および第２のイン
バータの出力が、相互に他方の入力端子に接続されるこ
とにより構成されるフリップフロップ回路と、所定の制
御信号を介して前記フリップフロップ回路に対する電源
供給を制御するために、高電位側に配置される第３のＰ
ＭＯＳトランジスタならびに低電位側に配置される第３
のＮＭＯＳトランジスタとを含んで構成される電圧比較
回路において、前記第１のインバータの入力端子と出力
端子との間に挿入接続される第１のスイッチと、前記第
２のインバータの入力端子と出力端子との間に挿入接続
される第２のスイッチと、前記第１のインバータの入力
端子と前記第２のインバータの入力端子との間に直列に
挿入接続される第３のスイッチならびに容量と、前記第
１のインバータの入力端子と前記第２のインバータの出
力端子との間に挿入接続される第４のスイッチと、前記
第１のインバータの出力端子と前記第２のインバータの
入力端子との間に挿入接続される第５のスイッチと、前
記第１のインバータの入力端子に対する所定の入力信号
の供給オン・オフを制御する第６のスイッチと、前記第
３のスイッチと前記容量との接続点に対する所定の基準
信号の供給オン・オフを制御する第７のスイッチと、を
備え、前記第１、第２、第３、第４、第５、第６および
第７のスイッチが、所定の制御信号を介してオン・オフ
制御されて、前記第１および第２のインバータが自己バ
イアス状態にある時点において、前記容量に蓄積された
電荷に比例した電圧を、前記入力信号または基準信号の
何れか一方に加算する機能を有することを特徴としてい
る。
【００１４】また、本発明の電圧比較回路は、前記第１
および第２のＰＭＯＳトランジスタを、それぞれ第１お
よび第２の抵抗に置換えて構成してもよい。
および第２のＰＭＯＳトランジスタを、それぞれ第１お
よび第２の抵抗に置換えて構成してもよい。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタＭＰ１ 〜ＭＰ３と、ＮＭＯＳトラン
ジスタＭＮ１ 〜ＭＮ３ と、容量Ｃ１ と、スイッチ
Ｓ１ 〜Ｓ７ とを備えて構成される。なお、スイッチ
Ｓ１ 〜Ｓ７ は、所定の制御線により、そのオン・オ
フが制御されるスイッチであるが、図１においては、こ
れらのスイッチＳ１ 〜Ｓ７ に対する制御信号線は省
略されている。
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタＭＰ１ 〜ＭＰ３と、ＮＭＯＳトラン
ジスタＭＮ１ 〜ＭＮ３ と、容量Ｃ１ と、スイッチ
Ｓ１ 〜Ｓ７ とを備えて構成される。なお、スイッチ
Ｓ１ 〜Ｓ７ は、所定の制御線により、そのオン・オ
フが制御されるスイッチであるが、図１においては、こ
れらのスイッチＳ１ 〜Ｓ７ に対する制御信号線は省
略されている。
【００１７】ＰＭＯＳトランジスタＭＰ１ およびＮＭ
ＯＳトランジスタＭＮ１ のゲートに対応するＢ点と、
ＰＭＯＳトランジスタＭＰ２ およびＮＭＯＳトランジ
スタＭＮ２ のゲートに対応するＡ点との間に僅かな電
位差ＶＡ −ＶＢ が存在している場合には、ＰＭＯＳ
トランジスタＭＰ３ およびＮＭＯＳトランジスタＭＮ
３ のゲートに、それぞれストローブ信号＊ＳＴＢおよ
びＳＴＢが与えられた時、電源電圧ＶＤＤがフリップフ
ロップ回路に印加され、当該回路が活性化されて正帰還
がかけられ、僅かな電位差ＶＡ −ＶＢ が増幅されて
比較出力電圧ＶＯ として出力され、電位差の判定が行
われる。
ＯＳトランジスタＭＮ１ のゲートに対応するＢ点と、
ＰＭＯＳトランジスタＭＰ２ およびＮＭＯＳトランジ
スタＭＮ２ のゲートに対応するＡ点との間に僅かな電
位差ＶＡ −ＶＢ が存在している場合には、ＰＭＯＳ
トランジスタＭＰ３ およびＮＭＯＳトランジスタＭＮ
３ のゲートに、それぞれストローブ信号＊ＳＴＢおよ
びＳＴＢが与えられた時、電源電圧ＶＤＤがフリップフ
ロップ回路に印加され、当該回路が活性化されて正帰還
がかけられ、僅かな電位差ＶＡ −ＶＢ が増幅されて
比較出力電圧ＶＯ として出力され、電位差の判定が行
われる。
【００１８】なお、フリップフロップ回路に含まれるＰ
ＭＯＳトランジスタＭＰ１ 、ＭＰ３ およびＮＭＯＳ
トランジスタＭＮ１ 、ＭＮ３ の組合せと、ＰＭＯＳ
トランジスタＭＰ２ 、ＭＰ３ およびＮＭＯＳトラン
ジスタＭＮ２ 、ＭＮ３ の組合せにより構成される二
つのインバータ回路のしきい値電圧を、それぞれＶＴ１
およびＶＴ２により表わすものとし、以下、図２（ａ）
，（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），
（ｈ）および（ｉ）に示されるタイムチャートを参照し
て動作の説明を行う。
ＭＯＳトランジスタＭＰ１ 、ＭＰ３ およびＮＭＯＳ
トランジスタＭＮ１ 、ＭＮ３ の組合せと、ＰＭＯＳ
トランジスタＭＰ２ 、ＭＰ３ およびＮＭＯＳトラン
ジスタＭＮ２ 、ＭＮ３ の組合せにより構成される二
つのインバータ回路のしきい値電圧を、それぞれＶＴ１
およびＶＴ２により表わすものとし、以下、図２（ａ）
，（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），
（ｈ）および（ｉ）に示されるタイムチャートを参照し
て動作の説明を行う。
【００１９】図２（ａ），（ｂ），（ｃ），（ｄ），（
ｅ），（ｆ），（ｇ），（ｈ）および（ｉ）において、
φ１ 〜φ７ は、スイッチＳ１ 〜Ｓ７ のオン・オ
フを制御する制御信号であり、φ１ が“１”の時には
スイッチＳ１ はオンし、φ１ が“０”の時にはスイ
ッチＳ１ はオフするものとする（但し、Ｉ＝１〜５と
する）。今、前述の従来例の場合と同様にＶＴ１＜ＶＴ
２であるものとして、フリップフロップ型の電圧比較回
路の入力信号ＶＩ および基準信号ＶＲ が、次式の関
係にある場合について考えてみる。
ｅ），（ｆ），（ｇ），（ｈ）および（ｉ）において、
φ１ 〜φ７ は、スイッチＳ１ 〜Ｓ７ のオン・オ
フを制御する制御信号であり、φ１ が“１”の時には
スイッチＳ１ はオンし、φ１ が“０”の時にはスイ
ッチＳ１ はオフするものとする（但し、Ｉ＝１〜５と
する）。今、前述の従来例の場合と同様にＶＴ１＜ＶＴ
２であるものとして、フリップフロップ型の電圧比較回
路の入力信号ＶＩ および基準信号ＶＲ が、次式の関
係にある場合について考えてみる。
【００２０】ＶＴ１＜ＶＩ ＜ＶＲ ＜ＶＴ２ 先ず
、スイッチＳ３ 〜Ｓ５ がオンし、ストローブ信号＊
ＳＴＢおよびＳＴＢの入力に対応して、ＰＭＯＳトラン
ジスタＭＰ１ 、ＭＰ３ およびＮＭＯＳトランジスタ
ＭＮ１ 、ＭＮ３ の組合せと、ＰＭＯＳトランジスタ
ＭＰ２ 、ＭＰ３ およびＮＭＯＳトランジスタＭＮ２
、ＭＮ３ の組合せにより構成される二つのインバー
タ回路に、電源電圧ＶＤＤが印加されて当該回路は活性
化される。この時に、それぞれのインバータ回路は自己
バイアスされた状態となり、ＶＡ ＝ＶＴ１およびＶＢ
＝ＶＴ２となる。容量Ｃ１ の容量値をＣとして、容
量Ｃ１に蓄積される電荷をＱ１ とすると、
Ｑ１ ＝Ｃ（ＶＢ −ＶＡ ）＝Ｃ（Ｖ
Ｔ２−ＶＴ１）……（１）により与えられる電荷Ｑ１
が容量Ｃ１ に蓄積される。
、スイッチＳ３ 〜Ｓ５ がオンし、ストローブ信号＊
ＳＴＢおよびＳＴＢの入力に対応して、ＰＭＯＳトラン
ジスタＭＰ１ 、ＭＰ３ およびＮＭＯＳトランジスタ
ＭＮ１ 、ＭＮ３ の組合せと、ＰＭＯＳトランジスタ
ＭＰ２ 、ＭＰ３ およびＮＭＯＳトランジスタＭＮ２
、ＭＮ３ の組合せにより構成される二つのインバー
タ回路に、電源電圧ＶＤＤが印加されて当該回路は活性
化される。この時に、それぞれのインバータ回路は自己
バイアスされた状態となり、ＶＡ ＝ＶＴ１およびＶＢ
＝ＶＴ２となる。容量Ｃ１ の容量値をＣとして、容
量Ｃ１に蓄積される電荷をＱ１ とすると、
Ｑ１ ＝Ｃ（ＶＢ −ＶＡ ）＝Ｃ（Ｖ
Ｔ２−ＶＴ１）……（１）により与えられる電荷Ｑ１
が容量Ｃ１ に蓄積される。
【００２１】次に、スイッチＳ３ 〜Ｓ５ がオフ状態
となり、ストローブ信号ＳＴＢおよび＊ＳＴＢが入力さ
れると、一旦回路全体が不活性化の状態となるが、スイ
ッチＳ１ およびＳ２ がオンして、入力信号ＶＩ お
よび基準信号ＶＲ がスイッチＳ１ およびＳ２ を通
して与えられると、前述の容量Ｃ１ に蓄積されている
電荷ＱＩ が保存されているため、次式が成立する。
となり、ストローブ信号ＳＴＢおよび＊ＳＴＢが入力さ
れると、一旦回路全体が不活性化の状態となるが、スイ
ッチＳ１ およびＳ２ がオンして、入力信号ＶＩ お
よび基準信号ＶＲ がスイッチＳ１ およびＳ２ を通
して与えられると、前述の容量Ｃ１ に蓄積されている
電荷ＱＩ が保存されているため、次式が成立する。
【００２２】
Ｑ１ ＝Ｃ（ＶＢ −ＶＲ ）＝Ｃ（ＶＴ２−ＶＴ１）
……（２）従って、下記の（３） 式および（４） 式
も成立つ。
……（２）従って、下記の（３） 式および（４） 式
も成立つ。
【００２３】
ＶＡ ＝ＶＩ ………………………………（３）ＶＢ
＝ＶＲ ＋（ＶＴ２−ＶＴ１）…………（４）続いて、
スイッチＳ１ およびＳ２ がオフした後に、スイッチ
Ｓ３ およびＳ４ がオンする。電荷ＱＩ は保存され
るため、ＶＡ およびＶＢ はそれぞれ上記の（３）式
および（４） 式により表わされる電位のままに維持さ
れる。この時点における電位の大小関係は、次式により
示される。
＝ＶＲ ＋（ＶＴ２−ＶＴ１）…………（４）続いて、
スイッチＳ１ およびＳ２ がオフした後に、スイッチ
Ｓ３ およびＳ４ がオンする。電荷ＱＩ は保存され
るため、ＶＡ およびＶＢ はそれぞれ上記の（３）式
および（４） 式により表わされる電位のままに維持さ
れる。この時点における電位の大小関係は、次式により
示される。
【００２４】
ＶＴ１＜ＶＡ ＝ＶＩ ＜ＶＴ２＜ＶＢ＝ＶＲ ＋（Ｖ
Ｔ２−ＶＴ１）そして、再度ストローブ信号ＳＴＢおよ
び＊ＳＴＢを介してフリップフロップ回路に電源電圧Ｖ
ＤＤが印加されて回路が活性化され、差電圧ＶＡ −Ｖ
Ｂ が正帰還により増幅されて電圧比較が行われ、比較
出力電圧ＶＯ として、“１”の出力が得られる。
Ｔ２−ＶＴ１）そして、再度ストローブ信号ＳＴＢおよ
び＊ＳＴＢを介してフリップフロップ回路に電源電圧Ｖ
ＤＤが印加されて回路が活性化され、差電圧ＶＡ −Ｖ
Ｂ が正帰還により増幅されて電圧比較が行われ、比較
出力電圧ＶＯ として、“１”の出力が得られる。
【００２５】この場合、ＰＭＯＳトランジスタＭＰ１
、ＭＰ３ およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ
３ の組合せと、ＰＭＯＳトランジスタＭＰ２ 、ＭＰ
３ およびＮＭＯＳトランジスタＭＮ２ 、ＭＮ３ の
組合せにより構成される二つのインバータ回路における
、製造上のバラツキによるしきい値電圧差異によるオフ
セット電圧の影響は、比較出力電圧ＶＯ のレベルには
現われることがない。
、ＭＰ３ およびＮＭＯＳトランジスタＭＮ１ 、ＭＮ
３ の組合せと、ＰＭＯＳトランジスタＭＰ２ 、ＭＰ
３ およびＮＭＯＳトランジスタＭＮ２ 、ＭＮ３ の
組合せにより構成される二つのインバータ回路における
、製造上のバラツキによるしきい値電圧差異によるオフ
セット電圧の影響は、比較出力電圧ＶＯ のレベルには
現われることがない。
【００２６】次に、図３に示されるのは、本発明の第２
の実施例を示すブロック図である。図３に示されるよう
に、本実施例は、ＮＭＯＳトランジスタＭＮ１ 〜ＭＮ
３ と、容量Ｃ１ と、抵抗Ｒ１ およびＲ２ と、ス
イッチＳ１ 〜Ｓ７ とを備えて構成されている。図３
においても、前述の従来例および第１の実施例の場合と
同様に、スイッチＳ１ 〜Ｓ７ に対する制御信号線は
省略されている。
の実施例を示すブロック図である。図３に示されるよう
に、本実施例は、ＮＭＯＳトランジスタＭＮ１ 〜ＭＮ
３ と、容量Ｃ１ と、抵抗Ｒ１ およびＲ２ と、ス
イッチＳ１ 〜Ｓ７ とを備えて構成されている。図３
においても、前述の従来例および第１の実施例の場合と
同様に、スイッチＳ１ 〜Ｓ７ に対する制御信号線は
省略されている。
【００２７】図３に示される第２の実施例の電圧比較回
路の動作は、基本的には、前述の第１の実施例の場合と
同様であるが、本実施例においては、図１におけるＰＭ
ＯＳトランジスタＭＰ１ およびＭＰ２ の代りとして
抵抗Ｒ１ およびＲ２ が用いられており、ＣＭＯＳ製
造プロセスに比較して工程数が少なく簡単であり、製造
ＴＡＴの短いＮＭＯＳプロセスにより製造工程における
バラツキが減殺され、これにより、オフセット電圧の影
響に左右されない高速動作の可能な電圧比較回路を提供
することができるという利点がある。
路の動作は、基本的には、前述の第１の実施例の場合と
同様であるが、本実施例においては、図１におけるＰＭ
ＯＳトランジスタＭＰ１ およびＭＰ２ の代りとして
抵抗Ｒ１ およびＲ２ が用いられており、ＣＭＯＳ製
造プロセスに比較して工程数が少なく簡単であり、製造
ＴＡＴの短いＮＭＯＳプロセスにより製造工程における
バラツキが減殺され、これにより、オフセット電圧の影
響に左右されない高速動作の可能な電圧比較回路を提供
することができるという利点がある。
【００２８】
【発明の効果】以上説明したように、本発明は、電圧比
較の実施前において、フリップフロップ回路を構成する
インバータ回路のしきい値電圧の差により生起するオフ
セット電圧に比例した電荷を蓄積しておき、この電荷を
利用して前記オフセット電圧の影響を減殺することによ
り、高速度のフリップフロップ型の電圧比較回路を提供
することができるという効果がある。
較の実施前において、フリップフロップ回路を構成する
インバータ回路のしきい値電圧の差により生起するオフ
セット電圧に比例した電荷を蓄積しておき、この電荷を
利用して前記オフセット電圧の影響を減殺することによ
り、高速度のフリップフロップ型の電圧比較回路を提供
することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第１の実施例における各信号のタイム
チャートを示す図である。
チャートを示す図である。
【図３】本発明の第２の実施例を示すブロック図である
。
。
【図４】従来例を示すブロック図である。
ＭＰ１ 〜ＭＰ３ ＰＭＯＳトランジスタＭＮ
１ 〜ＭＮ３ ＮＭＯＳトランジスタＣ１
容量 Ｓ１ 〜Ｓ７ スイッチ Ｒ１ ，Ｒ２ 抵抗
１ 〜ＭＮ３ ＮＭＯＳトランジスタＣ１
容量 Ｓ１ 〜Ｓ７ スイッチ Ｒ１ ，Ｒ２ 抵抗
Claims (2)
- 【請求項１】 第１のＰＭＯＳトランジスタと第１の
ＮＭＯＳトランジスタとから成る第１のインバータと、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタとから成る第２のインバータとを含み、前記第１お
よび第２のインバータの出力が、相互に他方の入力端子
に接続されることにより構成されるフリップフロップ回
路と、所定の制御信号を介して前記フリップフロップ回
路に対する電源供給を制御するために、高電位側に配置
される第３のＰＭＯＳトランジスタならびに低電位側に
配置される第３のＮＭＯＳトランジスタとを含んで構成
される電圧比較回路において、前記第１のインバータの
入力端子と出力端子との間に挿入接続される第１のスイ
ッチと、前記第２のインバータの入力端子と出力端子と
の間に挿入接続される第２のスイッチと、前記第１のイ
ンバータの入力端子と前記第２のインバータの入力端子
との間に直列に挿入接続される第３のスイッチならびに
容量と、前記第１のインバータの入力端子と前記第２の
インバータの出力端子との間に挿入接続される第４のス
イッチと、前記第１のインバータの出力端子と前記第２
のインバータの入力端子との間に挿入接続される第５の
スイッチと、前記第１のインバータの入力端子に対する
所定の入力信号の供給オン・オフを制御する第６のスイ
ッチと、前記第３のスイッチと前記容量との接続点に対
する所定の基準信号の供給オン・オフを制御する第７の
スイッチと、を備え、前記第１、第２、第３、第４、第
５、第６および第７のスイッチが、所定の制御信号を介
してオン・オフ制御されて、前記第１および第２のイン
バータが自己バイアス状態にある時点において、前記容
量に蓄積された電荷に比例した電圧を、前記入力信号ま
たは基準信号の何れか一方に加算する機能を有すること
を特徴とする電圧比較回路。 - 【請求項２】 前記第１および第２のＰＭＯＳトラン
ジスタを、それぞれ第１および第２の抵抗に置換えて構
成される請求項１記載の電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1725491A JPH04256872A (ja) | 1991-02-08 | 1991-02-08 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1725491A JPH04256872A (ja) | 1991-02-08 | 1991-02-08 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256872A true JPH04256872A (ja) | 1992-09-11 |
Family
ID=11938827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1725491A Pending JPH04256872A (ja) | 1991-02-08 | 1991-02-08 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235718A (ja) * | 2006-03-02 | 2007-09-13 | Nec Electronics Corp | 信号増幅器 |
-
1991
- 1991-02-08 JP JP1725491A patent/JPH04256872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235718A (ja) * | 2006-03-02 | 2007-09-13 | Nec Electronics Corp | 信号増幅器 |
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