JPH04257108A - ユ−ザプル−フ組立後オフセット電圧トリミング - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は差動増幅器入力段を持っ
たオペアンプ型の集積回路（ＩＣ）装置に関するもので
ある。

【０００２】

【従来の技術】この様な装置は、非常に低い入力オフセ
ット電圧を有するものとされ、且つ、典型的に、オフセ
ット電圧を実質的にゼロへ更に減少させるべく調節する
ことの可能なポテンシオメ−タを接続する手段を有して
いる。オフセット電圧は、ゼロ出力電圧を得るために、
２つの等しい抵抗を介して入力端子間に印加されねばな
らない電圧のことである。ＩＣが単一のＶｃｃ電源から
動作されるべく設計される場合、ゼロ出力電圧はＶｃｃ
、即ち供給電圧の半分、で置換される。典型的に、高性
能ＩＣは、１乃至数ｍＶの範囲内のオフセット電圧にお
いて定格化されている。一層厳格に特定された装置にお
いては、その値は十分の数μＶ程度低い場合がある。

【０００３】ＩＣオペアンプの製造において、オフセッ
ト電圧を所定の明細値とさせるべく減少させるトリミン
グ操作を実施することが通常である。又、典型的な装置
は、パッケ−ジピンを有しており、該ピンに対して、ユ
−ザが調節回路を接続して、オフセット電圧を更に任意
の所望の値へ減少させることが可能である。製造上のト
リミング操作は、個々のＩＣチップをプロ−ブし且つ検
査してその機能性をチェックする所謂ウエハソ−ト作業
において行われるのが通常である。その後に、合格した
チップのみが最終的なパッケ−ジに組み立てられる。ウ
エハプロ−ブ操作期間中に、処理中のチップをトリミン
グしてそのオフセット電圧を所定の明細値とさせる。こ
のトリミングは、通常、米国特許第４，６１８，８３３
号（Ｒｕｓｓｅｌｌ）に開示されるツェナ−ダイオ−ド
のザッピング即ち通電動作によって行われる。ある場合
には、ツェナ−ダイオ−ドザッピングの代わりに、又は
その補助として、ヒュ−ズとして焼き切ることが可能で
あるか又はレ−ザによって切断されてトリミングを与え
る金属リンクを使用する場合がある。米国特許第４，６
１８，８３３号に開示されている好適な回路はＢＩＦＥ
Ｔ（商標）ＩＣ装置である。これは、薄い接合電界効果
トランジスタ（ＪＦＥＴ）を包含するＩＣ装置をカバ−
するナショナルセミコンダクタコ−ポレ−ションの登録
商標である。

【０００４】低オフセット電圧を与えるためにＩＣはウ
エハトリミングすることが可能であるが、最終組立によ
ってシフトが発生される場合があることが判明している
。このことは、特に、ＢＩＦＥＴＩＣ装置の場合に顕著
である。このことは、従来のＩＣ部品よりも歪により一
層影響を受けやすい非常に薄いＪＦＥＴ構成が存在する
ことに起因するものであると考えられた。従って、ＩＣ
を組み立てた後に、オフセット電圧トリミングを達成す
ることが可能であることが望ましい。

【０００５】

【発明が解決しようとする課題】本発明は、組立後にＩ
Ｃオペアンプトリミングを行うことを可能とする装置及
び方法を提供することを目的とする。本発明の別の目的
とするところは、ヒュ−ズ要素を使用することなく組立
後にＩＣトリミングを行うことを可能とし、従ってプラ
スチック封止を使用することが可能な装置及び方法を提
供することである。本発明の更に別の目的とするところ
は、組立後に実施することが可能であり且つその後にデ
ィスエ−ブルさせてそれをユ−ザプル−フとさせること
の可能な装置及び方法を提供することである。

【０００６】

【課題を解決するための手段】本発明によれば、最初に
、ＩＣをウエハトリミングして低オフセット電圧を発生
させる。次いで、該ウエハをダイシングしてチップを形
成し、該チップをパッケ−ジ化させる。パッケ−ジピン
のあるものをオンチップトリミング回路へ結合させる。 このオンチップトリミング回路は以下の機能を有してい
る。トリミング電流を発生させて、複数個のデジタル的
に関連した成分を与え、該成分の各々をツェナ−ダイオ
−ドへ印加させる。これらのダイオ−ドは一対のＪＦＥ
Ｔスイッチへ共通接続されており、該スイッチはトリミ
ング電流成分を差動入力段の一方の側部又は他方の側部
へ指向させる。ＩＣが動作され且つそのオフセットの符
号及び大きさが分かると、該スイッチ対を制御するダイ
オ−ドの一方がザッピング即ち通電される。ザッピング
されるダイオ−ドは、オフセット電圧の極性によって決
定され、且つその特定のダイオ−ドは該オフセットに対
抗すべく選択される。デジタル的に関連するトリミング
電流に関係するツェナ−ダイオ−ドは、所要のトリミン
グに最も近いものを与える組合せで選択され、且つ適宜
のツェナ−ダイオ−ドがザッピングされる。この時点に
おいて、ＩＣは明細内となっている。その後に、切断回
路と共に設けられているトリミング回路が動作されて切
断を喚起させる。このことは、トリミング回路をパッケ
−ジピンから分離させ、従ってその後にＩＣはユ−ザプ
ル−フとなる。

【０００７】

【実施例】図１は、ＬＦ１５５ＢＩＦＥＴモノリシック
ＪＦＥＴ入力オペアンプ（ｏｐ−ａｍｐ）の簡単化した
概略図である。該増幅器は、プラス側をＶｃｃ端子１０
に接続し且つマイナス側をＶｅｅ端子１１に接続した電
源から電力を受けて動作する。これは、所望により、二
重電源とすることも可能であり、又は単一電源とするこ
とも可能である。いずれの場合においても、出力端子１
２は、通常、静止状態、即ち零入力値状態における端子
１０及び１１における電圧の中間の電圧において動作す
る。入力端子１３及び１４は、夫々、差動型の非反転及
び反転入力端である。

【０００８】この種類の増幅器は、入力ＪＦＥＴ１５及
び１６のために、非常に高い入力インピ−ダンスを持っ
ている。ＪＦＥＴ１７及び１８の各々は、それらのゲ−
トをそれらのソ−スへ帰還させており、入力ＪＦＥＴ１
５及び１６に対して夫々負荷要素として作用する。入力
段は、一定のテ−ル電流源１９と共に、差動的に動作さ
れる。入力段において、ＪＦＥＴ１５及び１６はマッチ
されており、且つＪＦＥＴ１７及び１８はマッチされて
おり、従ってバランスされた動作が得られる。

【０００９】トランジスタ２０及び２１は、差動型第２
段増幅器を形成しており、そのテ−ル電流は定電流シン
ク２２によって供給される。トランジスタ２０及び２１
のベ−スは、夫々、直接的に、ＪＦＥＴ１５及び１６の
ドレインに結合されており、且つ該ドレインによって駆
動される。トランジスタ２３のベ−スは、トランジスタ
２０及び２１のエミッタへ接続されており、そのコレク
タはＪＦＥＴ１５及び１６のソ−スへ接続されている。 従って、トランジスタ２３は、ＪＦＥＴ１５及び１６の
ドレインにおける共通モ−ド電圧に応答し、且つ回路の
第１段共通モ−ド電圧を実質的に確立する負フィ−ドバ
ック安定化ル−プを形成している。従って、差動的に動
作されるＪＦＥＴ１５及び１６は高い共通モ−ド拒否比
を示すが、それは該フィ−ドバックによって実質的に向
上されている。

【００１０】トランジスタ２１のコレクタは、正の電源
レ−ルへ帰還されており、且つトランジスタ２０のコレ
クタは、シンク２２における定電流の半分において動作
する定電流源２４により同一のレ−ルへ帰還されている
。従って、トランジスタ２０のコレクタは、第２段から
のシングルエンデッド出力端を形成している。コンデン
サ２５は、周波数が増加する場合に第２段の利得を減少
させるべく作用する周波数補償コンデンサを形成してい
る。このことは、６ｄＢ／オクタ−ブの高い周波数利得
減少を与えている。上述した第１及び第２段は、１９７
６年５月２５日に発行された米国特許第３，９５９，７
３３号に開示されている。

【００１１】トランジスタ２６及び２７は、同一の導電
型装置を使用する増幅器出力段を構成している。それは
、容量性負荷を駆動すべく構成されており、且つ比較的
大きなフェ−ズシフトを発生することなしに、容量性負
荷からのかなりの電流をシンク即ち吸い込む能力を有し
ている。トランジスタ２７は、エミッタホロワとして接
続されているトランジスタ２９によって駆動される。 ＪＦＥＴ３０は、反転用増幅器として結合されており、
それはトランジスタ２７と反対の位相でトランジスタ２
６を駆動する。理解される如く、ＪＦＥＴ３０のゲ−ト
は、そのソ−ス電位へバイアスされており、従って信号
条件に拘らず、トランジスタ２７は、決して、完全にカ
ットオフされることはない。このバイアス条件は、本回
路を著しく安定化させ、且つその高周波数動作を改善す
る。

【００１２】定電流シンク３１は、トランジスタ２９に
対するエミッタ負荷として作用する。電流源３１におけ
る電流によって順方向バイアスされるダイオ−ド３２は
、バイアスレベルシフタとして作用する。理解される如
く、ＪＦＥＴ３０のゲ−ト及びソ−スは、トランジスタ
２７のベ−スよりも１ダイオ−ド下で動作される。ＪＦ
ＥＴ３０は、トランジスタ２６と結合して、単位利得信
号反転用増幅器を形成している。トランジスタ３４は、
抵抗３５を横断して降下される電圧によってバイアスさ
れる出力ソ−ス電流制限器として作用するために設けら
れている。通常の負荷条件下においては、抵抗３５にお
ける電圧降下は、トランジスタ３４を導通させるのには
不十分であり、且つ本回路を通常に機能する。然し乍ら
、出力がプルダウンされると、過剰な導通となる欠陥条
件に起因して、出力段によってソ−ス、即ち吸い込まれ
る電流はトランジスタ３４をタ−ンオンさせるのに十分
である。その導通は、トランジスタ２９のベ−スをプル
ダウンし、過剰な出力電流を緩和する。抵抗３５を介し
ての出力シンク電流がダイオ−ド３６をオン状態にバイ
アスする場合に、ＪＦＥＴ３０のゲ−トをプルアップす
るためにダイオ−ド３６が設けられている。

【００１３】シンク３１とマッチする電流シンク２８は
、ＪＦＥＴ３０内に電流を確立し且つトランジスタ２６
をバイアスする。抵抗３３は、トランジスタ２６のエミ
ッタにおけるデジェネレ−ション要素として動作し、該
増幅器を安定化させ且つ出力トランジスタ利得をマッチ
させる。上述した出力段は、１９７６年８月１０日に発
行された米国特許第３，９７４，４５６号に開示されて
いる。

【００１４】最後に、図１に示される如く、バランス回
路３７が本装置内に組み込まれている。一対のＩＣバラ
ンス端子３８及び３９がＪＦＥＴ対のソ−スへ接続され
ており、そのゲ−トは正の電源レ−ルへ接続されている
。端子３８及び３９が開放状態のままとされると、バラ
ンス回路３７は該ＩＣに何等の影響を与えることもない
。然し乍ら、ポテンシオメ−タ（不図示）は、そのワイ
パ−ア−ムを正の電源レ−ルへ接続させた状態で、その
端子を端子３８及び３９へ接続させることが可能である
。次いで、このポテンシオメ−タを調節して、ＩＣオフ
セット電圧を相殺させることが可能である。このことは
、バランス回路３７がＪＦＥＴ１５及び１６のドレイン
へ制御されたアンバランスな電流を注入させることが可
能であることを意味している。

【００１５】図１に示したタイプのＩＣの製造において
は、ＩＣがウエハ形態にある間に回路トリミングを与え
ることが一般的である。例えば、入力段オフセット電圧
が臨界的な明細値未満であるように、ＪＦＥＴ１７及び
１８の寸法をトリミングすることが常識である。これら
の構成においては、これらのトランジスタの両方が、ツ
ェナ−ザッピングによって喚起される増分的に制御され
る寸法調節を有することが可能である。負荷トランジス
タの一方の寸法は、所望の増分だけ増加させることが可
能である。典型的に、オフセット電圧は、ウエハトリミ
ングの後、約７５０μＶ未満である。更に、上掲した米
国特許第４，６１８，８３３号に示される入力オフセッ
ト電圧トリミングを使用することが可能である。この回
路においては、所定の一定のオフセットと共にダミ−入
力段が設けられており、従ってその出力電流は、入力段
のものと同一の態様で温度に関連している。ダミ−出力
電流は、オフセット電圧を臨界的明細値未満へ減少させ
るべく選択された制御された符号及び大きさでＪＦＥＴ
入力段へ印加される。該特許は、該トリミングを実施す
るためにツェナ−ザッピングを使用することを開示して
いる。この種類のトリミングは、そのトリミングをＩＣ
組立の後に実施すべき場合には、特に望ましいものであ
る。米国特許第４，６１８，８３３号に示されるトリミ
ング方法を使用する場合には、各ツェナ−ダイオ−ドの
各端子はＩＣチップパッドへ接続し、且つウエハプロ−
ブ動作期間中に付与されるプロ−ブフィンガを使用して
、該回路をテストするばかりか、トリミングを行うため
に適宜のツェナ−ダイオ−ドをザッピングすることも可
能である。

【００１６】図２は、ＩＣバランスピンによりアドレス
することが可能な組立後のトリミング回路の概略図であ
る。これらのピンは仕上げられたＩＣの一部であり、且
つそれに対してバランス用ポテンシオメ−タを接続する
手段を構成するので、エキストラなトリミングピンをパ
ッケ−ジに付加することは必要ではない。然し乍ら、所
望により、トリミング専用のエキストラなパッケ−ジピ
ンを使用することも可能である。更に、組立後のトリミ
ングを完了した後に、トリミング回路を電気的にディス
エ−ブルさせるための以下に詳細に説明する手段を組み
込んである。従って、究極的なＩＣのユ−ザは、該トリ
ミングを、故意に又は偶然に変更することは不可能であ
る。

【００１７】トランジスタ４６及び４７は、一体的に結
合されて、サイリスタとして機能するラッチ４８を形成
している。その際に形成される回路は図２において数回
使用されるべきものであるから、その作用について一度
だけ詳細に説明する。トランジスタ４６のエミッタは、
サイリスタアノ−ドを形成しており、且つトランジスタ
４７のエミッタはそのカソ−ドを形成している。この様
なラッチが逆バイアスされると、トランジスタ４７のエ
ミッタは、トランジスタ４６のエミッタに関して、正と
なる。横型ＰＮＰトランジスタ４６のエミッタ・ベ−ス
接合は大きな逆バイアスを維持するので、該ラッチの導
通はオフにバイアスされ且つ小さなリ−ク電流のみが流
れる。然し乍ら、トランジスタ４７のエミッタが、トラ
ンジスタ４６のエミッタに関して負にバイアスされると
、本ラッチは順方向バイアスされる。該バイアスが約Ｖ
ｂｅ＋Ｖｓａｔ（３００°Ｋにおいて約０．５２Ｖ）を
超えると、該ラッチはオン状態へ移行する。この状態に
おいて、各トランジスタは他方のものをオンにバイアス
し、且つ交差結合が、その結合がラッチすることを確保
する。順方向バイアスの場合には、導通はかなりのもの
である場合がある。この様なラッチは、その中を流れる
電流が比較的低い値に降下するまで、オン状態を維持す
る。通常、該ラッチをタ−ンオフさせるためには、電流
源をインタラプトさせねばならない。そのオン状態にお
いて、該ラッチを横断しての電圧降下は、該電流が３０
０°Ｋにおいて約１００ｍＡへ増加されるにつれ、約０
．５２Ｖから１．２４Ｖへ変化する。

【００１８】ラッチ４４を形成するために図示した如く
に結合されている相補的トランジスタ４２及び４３は、
ツェナ−ダイオ−ド４５がそのままである限り、タ−ン
オンさせることが可能である。トランジスタ４２のコレ
クタは、トランジスタ４３のベ−スへ接続されており、
それをタ−ンオンさせ、且つバランスピン３９が高状態
（正電源レ−ルに近い）に維持される限り、ラッチ４４
は導通状態となる。ラッチ４４は、ピン３９を回路ノ−
ド５０へ結合させる。

【００１９】ＪＦＥＴ４９は、そのゲ−トをそのソ−ス
へ帰還させており、負の電源レ−ルへ帰還される高い値
の抵抗として作用する。従って、トランジスタ４３をタ
−ンオンさせることのあるトランジスタ４２のコレクタ
内に通常流れる場合のあるリ−ク電流をシンク即ち吸い
込む。この作用は、高い雰囲気ＩＣ温度において特に重
要である。

【００２０】ツェナ−ダイオ−ド５１は、回路ノ−ド５
０（ラッチ４４の出力端）をノ−ド５２へ結合させてい
る。要素４２乃至５１は、バランスピン端子３８とノ−
ド５２との間に結合される要素４２’乃至５１’として
繰り返されている。それらの機能は同一であり且つ個別
的に説明することはしない。

【００２１】ノ−ド５２における電圧は、相補的トラン
ジスタ５４及び５５から構成されるサイリスタ５３の作
用によって確立される。これらのトランジスタはラッチ
形態に交差結合されている。トランジスタ５５のベ−ス
は抵抗５６によってシャントされており、且つピンチ抵
抗５７は、トランジスタ５４のベ−スをバイア電圧５８
の供給源へ帰還させている。この供給源は、典型的に、
ダイオ−ド７７又は７７’のいずれかがザッピングされ
る前に、−Ｖレ−ルよりも約４Ｖ高い。サイリスタ５３
の作用は、ノ−ド５２を、抵抗５７を横断しての電圧降
下＋端子５８上のトランジスタ５４のＶｂｅのレベルに
クランプすることである。この電圧は、通常、極めて小
さく、３００°Ｋにおいて０．６Ｖ未満である。このこ
とは、ノ−ド５２を、典型的に、−Ｖレ−ルよりも約４
．３Ｖ高いレベルとさせる。このことは、ツェナ−ダイ
オ−ド５１及び５１’が、通常、それらのツェナ−電圧
レベル未満にバイアスされることを確保するのに十分に
高いレベルである。

【００２２】トランジスタ６０及び６０’は二重コレク
タ横型トランジスタであり、その各々は、その第１コレ
クタをそのベ−スへ帰還させている。ＪＦＥＴ６１及び
６１’は、夫々、トランジスタ６０及び６０’のベ−ス
へ結合されており、−Ｖレ−ルへ小さな電流を導通させ
る。このことは、トランジスタ６０及び６０’をタ−ン
オンさせる傾向である。ＪＦＥＴ６２及び６２’は、夫
々、トランジスタ６０及び６０’の第２コレクタにおけ
る電流をＶｂｉａｓ２端子５８へ導通させる。ＪＦＥＴ
６３及び６３’は、それらのソ−スをノ−ド５２へ共通
接続させており、且つそれらのドレインを、夫々、抵抗
６４及び６４’によって、ＪＦＥＴ１５及び１６（図１
）のドレインへ結合させている。ＪＦＥＴ６３及び６３
’のゲ−トは、夫々、トランジスタ６０及び６０’の第
２コレクタへ接続されている。従って、トランジスタ６
０及び６０’における導通は、ＪＦＥＴ６３及び６３’
のゲ−トをプルアップしてそれらをピンチオフさせる。 この回路条件においては、オフセット補正電流は流れな
い。

【００２３】トリミング電流Ｉｔｉｒｍは、米国特許第
４，６１８，８３３号に記載される如くに発生させるこ
とが可能であり、それは端子６８を介してＪＦＥＴ６７
のソ−スへ印加される。ＪＦＥＴ６７のゲ−トは端子６
９において第１バイアス源Ｖｂｉａｓ１に帰還されてい
る。このバイアスは、典型的に、＋Ｖレ−ルよりも約４
．３Ｖ低い。ＪＦＥＴ６７は、一対のレシオ型ドレイン
７０及び７１を有しており、ドレイン７１はドレイン７
０の電流の２倍の電流を有している。従って、Ｉｔｒｉ
ｍは分割されて、その１／３はトランジスタ７２へ行き
且つ２／３はトランジスタ７３へ行く。トランジスタ７
２及び７３のベ−スは、夫々、ピンチ抵抗７４及び７５
によって、端子５８においてＶｂｉａｓ２へ帰還されて
いる。トランジスタ７２及び７３の各々は、一対のコレ
クタを有しており、その一方は−Ｖレ−ルへ帰還されて
いる。他方のコレクタはノ−ド５０及び５０’へ帰還さ
れている。ツェナ−ダイオ−ド５１及び５１’がそのま
まである場合、それらの電圧降下はトランジスタ７２及
び７３の第２コレクタを高へプルしそれらを飽和させる
ことが理解される。従って、これらの条件下においては
、Ｉｔｒｉｍは専ら第１コレクタを介して−Ｖレ−ルへ
流れる。然し乍ら、ツェナ−ダイオ−ド５１及び５１’
のいずれか一方がザッピングされると、トランジスタ７
２又は７３の関連するコレクタがノ−ド５２の電圧へプ
ルされ、且つ該トリミング電流の一部がそれへ流れる。 トランジスタ７２及び７３は、−Ｖレ−ルへ帰還される
コレクタは他のコレクタよりも効率的ではないように構
成されている。従って、タ−ンオンされると、ツェナ−
ダイオ−ド５０及び５０’へ接続されている高効率コレ
クタが支配的となり、且つエミッタ内への電流の殆どは
それらの中に流れる。従って、ツェナ−ダイオ−ド５１
及び５１’の選択的なザッピングは、Ｉｔｒｉｍの一部
をＪＦＥＴ６３及び６３’のソ−スへ導入し、且つこの
トリミング電流部分は０，１，２，３の離散的な値を有
している。

【００２４】前に説明した如く、トランジスタ６０及び
６０’は、夫々、通常、ＪＦＥＴ６３及び６３’をオフ
にバイアスしている。理解される如く、ツェナ−ダイオ
−ド７７及び７７’は、夫々、トランジスタ６０及び６
０’のエミッタベ−ス回路をシャントしている。従って
、初期条件下においては、いずれのダイオ−ド７７又は
７７’も何等の作用を行うことはない。然し乍ら、ツェ
ナ−ダイオ−ド７７又は７７’のいずれか一方がザッピ
ングされると、その導通状態が、関連するトランジスタ
のエミッタベ−ス回路を短絡させる。このことは、どの
ツェナ−ダイオ−ドがザッピングされたかに依存して、
トランジスタ６０又は６０’のいずれかをタ−ンオフさ
せる。トランジスタ６０がタ−ンオフされると、トラン
ジスタ６２は、ＪＦＥＴ６３のゲ−トを低状態へプルし
、且つその際にそれをタ−ンオンさせる。次いで、トリ
ミング電流がＪＦＥＴ１５（図１参照）のドレインへ印
加される。一方、ツェナ−ダイオ−ド７７’がザッピン
グされると、トランジスタ６０’がタ−ンオフされ、且
つＪＦＥＴ６２’がトランジスタ６３’のゲ−トを低状
態へプルしてそれをタ−ンオンさせる。この条件に対し
、トリミング電流はＪＦＥＴ１６（図１参照）のドレイ
ンへ印加される。ツェナ−ダイオ−ド７７又は７７’が
ザッピングされると、Ｖｂｉａｓ２における電圧が降下
する。何故ならば、ＪＦＥＴ６２及び６２’における導
通が減少されるからである。以前にノ−ド５２は約４．
３Ｖにあったが、ダイオ−ド７７又は７７’をザッピン
グすることにより、ノ−ド５２における電圧は約２．４
Ｖへ降下する。その正確な値は、ツェナ−ダイオ−ド５
１及び５１’における導通の関数である。

【００２５】上述したことから理解される如く、ツェナ
−ダイオ−ド７７及び７７’がトリミングのサイン即ち
符合を決定し、且つツェナ−ダイオ−ド５１及び５１’
がその大きさを決定する。従って、本回路は、０から整
数±３までを増分的に全範囲６にわたってトリミングす
ることが可能である。

【００２６】ツェナ−ダイオ−ド７７及び７７’は、典
型的に約２５Ｖであるツェナ−電圧よりも著しく高いレ
ベルに＋Ｖ端子１０の電圧を超えて端子３９又は３８の
電圧を上昇させることにより、ザッピングさせることが
可能である。本回路は、クランプ電圧レベルにおいて約
３００ｍＡに制限される。この作用のためには、他のＩ
Ｃ回路ピンは開放状態に維持される。従って、ザッピン
グ電流は、いずれかの端子３９又は３８を介して、且つ
いずれかのサイリスタ４４又は４４’を介して、且つい
ずれかのサイリスタ７８又は７８’を介して、いずれか
のダイオ−ド７７又は７７’に流れる。これらのサイリ
スタは、ザッピング電源によってそれらの順方向導通状
態に順方向バイアスされる。

【００２７】ツェナ−ダイオ−ド５１又は５１’のいず
れか一方又は両方が、ピン３９又は３８のいずれか一方
又は両方と−Ｖ端子１１との間に電圧クランプ型電流源
を結合することによりザッピングさせることが可能であ
る。この作用のために、その他の全ての回路ピンは開放
状態とされる。例えば、約２５Ｖにクランプされた３０
０ｍＡ電流源がその負端子を端子１１へ接続し且つその
正端子を端子３８及び／又は３９のいずれかに接続して
いる。これは、ツェナ−ダイオ−ド５１’及び／又は５
１をザッピングする。

【００２８】処理シ−ケンスにおいては、最終的な組立
の後に、ＩＣが最初に測定され且つオフセットの大きさ
及び符合が決定される。これらの値は、トリミング動作
の大きさ及び符合を決定する。次いで、トリミング符合
に依存して、ツェナ−ダイオ−ド７７又は７７’のいず
れかがザッピングされ、次いでツェナ−ダイオ−ド５１
及び５１’のいずれか一方又は両方がザッピングされる
。理解すべきことであるが、ＩＣはウエハトリミングさ
れているので、唯一の必要とされる組立後トリミングは
、最終組立中に発生することのあるシフトを補正するこ
とである。

【００２９】最終組立の後にＩＣのトリミングが行われ
ると、ツェナ−ダイオ−ド４５及び４５’がザッピング
されてサイリスタ４４及び４４’をディスエ−ブルさせ
る。このことは、電圧クランプ型３００ｍＡ電流源をザ
ッピングすることにより、ピン３８及び３９を−Ｖ端子
以下にプルすることによって行われる。この状態におい
て、サイリスタ４８及び４８’が順方向バイアスされ、
従ってザッピング電流がツェナ−ダイオ−ド４５及び４
５’内に流れ込む。ツェナ−ダイオ−ド４５及び４５’
がザッピングされると、トランジスタ４２及び４２’は
導通することは不可能である。このことは、トリミング
回路をＩＣから取り除き、従ってピン３８及び３９はＩ
Ｃバランストリミングの通常の機能を達成することが可
能である。明らかに、トリミングシ−ケンスを実施し且
つツェナ−ダイオ−ド４５及び４５’をザッピングした
後、そのＩＣを購入する人は元のトリミングを偶然に変
更させることはありえない。更に、ＥＳＤテスト動作又
は実際のＥＳＤ動作によっってそれが変更されることも
ない。

【００３０】理解すべきことであるが、上に説明した回
路は±３のトリミング範囲を有するものであるが、より
大きな範囲のものとすることが可能であることは勿論で
ある。このことは、より幅の広いトリミング範囲に適用
する場合や、より正確なトリミングを行う場合への適用
において重要な場合がある。例えば、要素４２乃至４９
と同一の第３組の部品を介して、ノ−ド５２に共通接続
されている第３ツェナ−ダイオ−ドへ別のパッケ−ジピ
ンを結合させることが可能である。次いで、４のレシオ
を有する第３アノ−ドをＪＦＥＴ６７へ付加させる。第
３の同様のトランジスタをトランジスタ７２及び７３と
並列に結合させて、新たに付加したＪＦＥＴ６７のドレ
インからの電流を−Ｖレ−ルか又は新たに付加したツェ
ナ−ダイオ−ドのいずれかへ指向させる。このことは、
トリミング範囲を±７へ増加させる。　　図２の回路は
、本発明の好適実施例を示しており、任意のパッケ−ジ
における全てのＩＣに対して有用である。従来のプラス
チック封止ＤＩＰにおいて特に重要である。例えば業界
において公知の標準的な「Ｈ」又は「Ｊ」パッケ−ジの
如く、デバイスが空洞を有するパッケ−ジ内に収納され
ている場合、サイリスタ４４及び４４’は、図３に示し
た如く、ＩＣメタリゼ−ション内に組み込んだヒュ−ズ
によって置換することが可能であることが判明した。こ
れらのヒュ−ズは、ツェナ−ダイオ−ドのザッピング電
流に耐えることが可能であるように十分に大型に構成さ
れるが、組立後のトリミングの後に、一層高い電流で最
終的に吹き飛ばされてトリミング回路を最終的に切断さ
せることが可能なものである。このアプロ−チは、プラ
スチック封止ＩＣには適していない。何故ならば、プラ
スチック封止体は、蒸発したヒュ−ズ要素を逃がすこと
を許容しないからである。

【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに、種々の変形が可能であることは勿論である
。

【図面の簡単な説明】 【図１】　　従来のＢＩＦＥＴ集積回路を示した概略図
。 【図２】　　図１の回路に適用可能な本発明の１実施例
に基づいて構成されたトリミング回路を示した概略図。 【図３】　　ＩＣメタリゼ−ション内に組み込まれたヒ
ュ−ズを示した概略図。　　 【符号の説明】 ４４，４８　　サイリスタ ５１，７７　　ツェナ−ダイオ−ド

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　最終組立後にトリミングすることが可
   能な差動入力段を持ったオペアンプを具備するモノリシ
   ック集積回路におけるオフセット電圧トリミング回路に
   おいて、複数個の最終パッケ−ジピンを前記トリミング
   回路へ結合させる手段、複数個のデジタル的に関連した
   個別的トリミング電流を有するトリミング電流発生手段
   、前記個別的なトリミング電流の１つ又はそれ以上を結
   合して前記入力段へ印加する手段、前記個別的なトリミ
   ング電流を前記差動入力段のどちら側に印加するかを選
   択する手段、トリミングの後に前記トリミング回路にア
   クセスすることが不可能であるように前記最終パッケ−
   ジピンから前記トリミング回路を遮断させる手段、を有
   することを特徴とするオフセット電圧トリミング回路。
2. 【請求項２】　　請求項１において、前記結合手段が、
   前記パッケ−ジピンと前記印加手段との間に接続された
   ラッチを有しており、前記ラッチは、書き込み情報を前
   記印加手段へ導通させることが可能であり、且つ前記ラ
   ッチは、前記遮断手段を与えるために、前記ラッチを不
   動作状態とさせる手段を具備していることを特徴とする
   オフセット電圧トリミング回路。
3. 【請求項３】　　請求項１において、前記結合手段が、
   前記パッケ−ジピン及び前記印加手段へ接続されている
   ヒュ−ズリンクを有しており、前記ヒュ−ズリンクは書
   き込み情報を前記印加手段へ導通させることが可能であ
   り、且つヒュ−ズリンクは前記遮断手段を与えるために
   切断させることが可能であることを特徴とするオフセッ
   ト電圧トリミング回路。
4. 【請求項４】　　請求項１において、前記発生手段が、
   複数ドレインＪＦＥＴを有しており、前記ドレインは前
   記個別的なトリミング電流を発生すべくデジタル的にス
   ケ−ルされていることを特徴とするオフセット電圧トリ
   ミング回路。
5. 【請求項５】　　請求項４において、前記複数ドレイン
   ＪＦＥＴの各ドレインが個別的なツェナ−ダイオ−ドに
   よって共通回路ノ−ドへ結合されており、且つ前記個別
   的なツェナ−ダイオ−ドがその個別的なトリミング電流
   を前記共通回路ノ−ドへ供給するために通電させること
   が可能であることを特徴とするオフセット電圧トリミン
   グ回路。
6. 【請求項６】　　請求項５において、前記共通回路ノ−
   ドにおいてトリミング電流を前記差動入力段の一方の側
   部又は他方の側部へ供給制御するためにスイッチ回路が
   設けられており、前記供給制御は一対のツェナ−ダイオ
   −ドによって決定され、その内の一方が通電されていず
   れの入力段の側部が前記トリミング電流を受け取るかを
   決定することを特徴とするオフセット電圧トリミング回
   路。
7. 【請求項７】　　パッケ−ジ内に収納されているモノリ
   シック集積回路チップをトリミングする方法において、
   差動増幅器入力段をトリミングしてそのオフセット電圧
   を減少させることが可能であるように前記チップ上にト
   リミング回路を設け、前記パッケ−ジのピンを前記チッ
   プへ接続し、前記パッケ−ジピンの特定のものを前記ト
   リミング回路へ電気的に結合する手段を前記チップ上に
   設け、前記パッケ−ジピンの前記特定のものへ電気制御
   信号を印加してトリミングを行い、前記電気的結合手段
   を永久的にディスエ−ブルさせる手段を前記チップ上に
   設け、その際に前記トリミング回路を電気的に分離させ
   ることが可能であり、電気制御信号を前記パッケ−ジピ
   ンの前記特定のものに印加して前記ディスエ−ブルステ
   ップの後に他の目的のために前記パッケ−ジピンの使用
   を維持しながら前記トリミングシ−ケンスを完了した後
   に前記電気的に結合する手段を永久的にディスエ−ブル
   させる手段を活性化させる、上記各ステップを有するこ
   とを特徴とする方法。