JPH04257139A - ディジタル信号送受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路を実装した基
板間や装置間でディジタル信号を送受信するディジタル
信号送受信回路に関する。

【０００２】

【従来の技術】一般に、同一周波数のクロックで動作す
る基板間あるいは装置間でも各クロックの位相は一致し
ていない。したがって、それらの間で高速ディジタル信
号を送受信する場合には、受信側で伝送されたディジタ
ル信号を識別再生して受信側のクロックに同期させる必
要がある。また、そのような基板間あるいは装置間で同
一速度および同一フレーム構成のディジタル信号を並列
に複数本送受信する構成では、さらに受信側ではそれら
のフレーム位相を一致させる必要がある。

【０００３】従来のディジタル信号送受信回路では、デ
ィジタル信号とともに伝送されるクロックを用いてその
ディジタル信号を識別再生し、さらにエラスティックス
トアを用いて受信側のクロックに同期させるとともに、
フレーム位相を一致させる構成をとっていた。図６は、
従来のディジタル信号送受信回路の構成例を示すブロッ
ク図である。

【０００４】図において、送信回路５０から伝送速度お
よびフレーム構成が同一で、かつフレーム位相も一致す
るｋ個のディジタル信号が並列に受信回路６０に伝送さ
れるものとし、また、各ディジタル信号に同期したクロ
ックも同時に並列に伝送されるものとするが、ここでは
その１系列について説明し、他の系列については同一符
号を付して説明に代える。

【０００５】伝送されるディジタル信号は、送信回路５
０の信号源５１からラインドライバ５２を介して送信さ
れ、受信回路６０のラインレシーバ６１に受信される。 一方、伝送されるディジタル信号に同期したクロックは
、送信回路５０のクロック源５３からラインドライバ５
４を介して送信され、受信回路６０のラインレシーバ６
２に受信される。各ラインレシーバ６１，６２の出力は
ディジタル信号識別回路６３に入力され、識別再生され
たディジタル信号はエラスティックストア６４を介して
出力される。なお、エラスティックストア６４は、ライ
ンレシーバ６２から出力される受信クロックを書き込み
クロックとして用い、受信回路６０のクロック・フレー
ム位相源６５から出力される基準クロックおよび基準フ
レーム位相を読み出し制御回路６６に取り込んで読み出
しクロックを生成し、基準フレーム位相に一致させて読
み出す制御が行われる。

【０００６】このような送受信回路では、送信回路５０
からディジタル信号とともに送信されたクロックをディ
ジタル信号識別回路６３に供給し、受信したディジタル
信号を識別するとともにその受信クロックを用いてエラ
スティックストア６４に書き込み、また、受信回路６０
の基準クロックおよび基準フレーム位相を用いてエラス
ティックストア６４から読み出す構成になっている。

【０００７】

【発明が解決しようとする課題】ところで、このような
従来のディジタル信号送受信回路では、受信側でディジ
タル信号の識別を行うために送信側からクロックを同時
に伝送する必要があり、そのためのラインドライバおよ
びラインレシーバ、さらに伝送線路が別途必要になって
いた。また、受信信号を受信側のクロックおよびフレー
ム位相に同期させるためにエラスティックストアが用い
られており、回路規模が大きくなっていた。

【０００８】本発明は、送信側からのクロック伝送を不
要とし、かつ小さな回路規模により基板間あるいは装置
間でディジタル信号の伝送を行うことができるディジタ
ル信号送受信回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、送信回路から
受信回路に伝送速度およびフレーム構成が同一でフレー
ム位相が一致する複数のディジタル信号が並列に伝送さ
れ、該受信回路で受信されたディジタル信号に周波数同
期した受信側クロックおよび基準フレーム位相に同期し
て該ディジタル信号の識別再生を行うディジタル信号送
受信回路において、前記受信回路に受信されたディジタ
ル信号に、前記受信側クロックの少なくとも１周期に対
するｎ／ｍおよび（ｎ＋１）／ｍの遅延量（ｍは２以上
の整数，ｎはｎ＋１≦ｍを満たす整数）を与えて出力し
、かつ制御信号によりｎの値が可変設定される遅延手段
と、前記遅延手段から出力される各遅延量を有する２本
のディジタル信号を前記受信側クロックのタイミングで
識別し、少なくともその一方を前記受信回路においてビ
ット同期およびフレーム同期のとれた出力信号として出
力するディジタル信号識別手段と、前記ディジタル信号
識別手段の２本の出力信号が同一値であるか否かを判定
する識別タイミング検出手段と、前記ディジタル信号識
別手段の２本の出力信号の少なくとも一方のフレーム位
相が、前記基準フレーム位相に一致しているか否かを判
定するフレーム位相検出手段と、前記遅延手段にｎの値
として０〜ｍ−１を順次設定し、前記ディジタル信号識
別手段で識別された２本の出力信号が同一値であると判
定され、かつ前記フレーム位相検出手段で前記基準フレ
ーム位相との一致が判定されたときの遅延量ｎ／ｍおよ
び（ｎ＋１）／ｍを確定し、前記遅延手段に固定遅延量
として設定する遅延量制御手段とを備えたことを特徴と
する。

【００１０】

【作用】本発明は、遅延手段，ディジタル信号識別手段
，識別タイミング検出手段，フレーム位相検出手段およ
び遅延量制御手段により、受信信号と受信側クロックと
の位相関係および受信信号のフレーム位相と受信側の基
準フレーム位相との関係を検出することができる。すな
わち、ディジタル信号識別手段および識別タイミング検
出手段で隣接する遅延量を有する受信信号を識別して比
較することにより、その遅延量に対応する受信信号の位
相が受信側クロックに対する正規の識別タイミングであ
るか否かが判定され、遅延量制御手段の制御により遅延
手段で受信信号に与える遅延量を順次変化させることに
より、識別に適する遅延量を決定することができる。 また、フレーム位相検出手段で各遅延量を与えられた受
信信号の中からそのフレーム位相が基準フレーム位相に
一致するか否かを判定することにより、遅延量制御手段
では基準フレーム位相に一致するときの遅延量を決定す
ることができる。

【００１１】このように、送信回路から受信回路へのデ
ィジタル信号の伝送開始時に、受信側クロックおよび基
準フレーム位相と受信信号との間の位相関係から受信信
号に与える遅延量を設定することにより、受信側クロッ
クおよびフレーム位相で受信信号の識別を行うことがで
き、受信側のクロックおよびフレーム位相に同期した受
信信号を出力させることができる。

【００１２】

【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図である。図において、送信回路１０から伝送速度お
よびフレーム構成が同一で、かつフレーム位相も一致す
るｋ個のディジタル信号が並列に受信回路２０に伝送さ
れるものとし、ここではその１系列について説明し、他
の系列については同一符号を付して説明に代える。また
、送信回路１０の信号源５１およびラインドライバ５２
、受信回路２０のラインレシーバ６１，ディジタル信号
識別回路６３およびクロック・フレーム位相源６５は、
従来の送信回路５０および受信回路６０におけるものと
同一である。

【００１３】本実施例の特徴とするところは、送信回路
１０において、基準信号を発生する基準信号発生回路１
１と、基準信号と信号源５１から送信されるディジタル
信号とを切り替えてラインドライバ５２に送出する信号
切り替え回路１２とを付加し、受信回路２０において、
ラインレシーバ６１の出力をプログラマブル遅延回路２
１を介してディジタル信号識別回路６３に送出し、ディ
ジタル信号識別回路６３の出力信号から識別タイミング
の適不適を検出する識別タイミング検出回路２２と、デ
ィジタル信号識別回路６３の出力信号のフレーム位相と
クロック・フレーム位相源６５から出力される基準フレ
ーム位相との一致不一致を検出するフレーム位相検出回
路２３と、識別タイミング検出回路２２およびフレーム
位相検出回路２３の各検出結果に応じてプログラマブル
遅延回路２１における遅延量を決定する遅延量制御回路
２４とを備える構成にある。

【００１４】以下、送信回路１０の信号源５１から１Ｇ
ｂｉｔ／ｓ　のディジタル信号を受信回路２０に伝送し
、受信回路２０内の基準クロック（１ＧＨｚ）およびフ
レーム位相に同期させる動作例について説明する。プロ
グラマブル遅延回路２１は、本実施例では　１００ｐ秒
の遅延線を３０段直列に接続し、遅延量制御回路２４が
順次可変させながら設定する遅延量ｎ（ｎはｎ＋１≦３
０を満たす整数）に応じて、ｎ段目およびｎ＋１段目の
遅延線を通過した２本の信号を取り出す構成である。し
たがって、受信回路２０のラインレシーバ６１に受信さ
れるディジタル信号は、遅延量が最大で３クロック分を
３０段階に分けた中で連続する遅延量（ｎ，ｎ＋１）を
有する２本の信号としてディジタル信号識別回路６３に
入力される。なお、受信信号のビット同期は最大で１ク
ロック分の遅延量があれば十分であるが、受信信号のフ
レーム位相が受信回路２０内の基準となるフレーム位相
に対してずれる量は１クロック内に収まらない場合もあ
るので、設定される最大の遅延量（ここでは３クロック
）はこのフレーム位相同期に必要な値である。

【００１５】ディジタル信号識別回路６３では、この２
本の信号をクロック・フレーム位相源６５から供給され
る基準クロックに同期したタイミングでそれぞれ識別す
る。識別タイミング検出回路２２では、識別された２本
の出力信号を取り込み、所定時間内でこれらの２本の出
力信号が一致状態を継続しているか否かを判定し、その
結果を遅延量制御回路２４に通知する。すなわち、識別
タイミング検出回路２２は、所定時間が経過する間に、
ディジタル信号識別回路６３の２本の出力信号の値が１
回でも不一致となったときに「１」を出力し、所定時間
内で一致状態が継続したときに「０」を出力するものと
する。

【００１６】ここで、図２を参照して、プログラマブル
遅延回路２１を通過して遅延された受信信号と、受信回
路２０におけるクロックとの位相関係について説明する
。図２において、　（ａ）はクロック・フレーム位相源
６５から供給される受信側のクロックである。　（ｂ）
はラインレシーバ６１に受信されプログラマブル遅延回
路２１に入力される受信信号の例であり、一般に受信側
のクロックとの位相は一致しない。（ｃ），（ｄ）　は
プログラマブル遅延回路２１を通過した受信信号の例で
あり、それぞれｎ＝１，ｎ＝４の場合である。なお、こ
のときディジタル信号識別回路６３には、それぞれｎ＝
２，ｎ＝５に対応する遅延量を有する受信信号とともに
入力される。また、ディジタル信号識別回路６３での信
号識別は、クロックの立ち上がりエッジで行うものとす
る。

【００１７】遅延量制御回路２４がプログラマブル遅延
回路２１に設定する遅延量をｎ＝０とすると、　（ｂ）
に示すように受信信号の変化点とクロックの立ち上がり
が近接し、正しい識別ができなくなる。したがって、ｎ
＝０およびｎ＝１に対応する遅延量を有する受信信号の
識別結果の比較では一致しない場合が多くなり、識別タ
イミング検出回路２２では所定時間内にそれらの不一致
を検出して「１」を遅延量制御回路２４に出力する。遅
延量制御回路２４は、次に遅延量をｎ＝１に変更するが
、　（ｃ）に示すように受信信号の変化点とクロックの
立ち上がりは同様に近接（一致）しているので、識別タ
イミング検出回路２２は「１」を出力する。遅延量制御
回路２４は、以下同様に遅延量をｎ＝２，３，…，２９
に変更し、識別タイミング検出回路２２の検出結果を収
集する。ここで、プログラマブル遅延回路２１に設定す
る遅延量をｎ＝４とすると、　（ｄ）に示すように受信
信号の変化点のほぼ中央でクロックが立ち上がるタイミ
ングとなり、ｎ＝４およびｎ＝５に対応する遅延量を有
する受信信号の識別結果の比較では常に一致し、識別タ
イミング検出回路２２では「０」を遅延量制御回路２４
に出力する。

【００１８】図３は、遅延量ｎを順次変化させた場合の
識別タイミング検出回路の出力例を示す図である。ここ
では、ｎが０≦ｎ≦１，７≦ｎ≦１１，１７≦ｎ≦２１
，２７≦ｎ≦２９の場合に識別タイミング検出回路２２
の出力が「１」となり、このときディジタル信号識別回
路６３の２本の出力信号が一致しないことを表し、識別
するタイミングとしては不適当であることを示している
。また、２≦ｎ≦６，１２≦ｎ≦１６，２２≦ｎ≦２６
の場合に識別タイミング検出回路２２の出力が「０」と
なり、このときディジタル信号識別回路６３の２本の出
力信号が同一であって識別するタイミングとして適当で
あることを示している。

【００１９】一方、フレーム位相検出回路２３では、デ
ィジタル信号識別回路６３の出力信号（ｎまたはｎ＋１
）のフレーム位相がクロック・フレーム位相源６５から
出力される基準フレーム位相に一致するか否かを判定し
、その結果を遅延量制御回路２４に通知する。なお、判
定結果は、識別タイミング検出回路２２と同様にｎを順
次変化させながら、あるいは識別タイミング検出回路２
２で適切な識別タイミングとなったｎの値を順次変化さ
せながら、ディジタル信号識別回路６３の出力信号のフ
レーム位相を判定する。このフレーム位相検出回路２３
は、ディジタル信号識別回路６３の出力信号のフレーム
位相が基準フレーム位相に一致したときに「０」を出力
し、所定時間内で不一致が検出されたときに「１」を出
力するものとする。

【００２０】ここで、図４を参照して、プログラマブル
遅延回路２１を通過して遅延された受信信号のフレーム
位相と、受信回路２０において基準となるフレーム位相
との位相関係について説明する。図４において、　（ａ
）はクロック・フレーム位相源６５から供給される受信
側のフレーム位相を示す。　（ｂ）はラインレシーバ６
１に受信されプログラマブル遅延回路２１に入力される
受信信号のフレーム位相の例であり、一般に受信側のフ
レーム位相とは一致しない。（ｃ），（ｄ），（ｅ）　
はプログラマブル遅延回路２１を通過した受信信号のフ
レーム位相の例であり、それぞれｎ＝４，ｎ＝１４，ｎ
＝２４の場合である。なお、このときは図３に示すよう
にビット同期がとれている。また、斜線で示す部分は、
フレーム同期をとるためのブロックであり、プログラマ
ブル遅延回路２１を通過するときの遅延量に応じて、そ
のフレーム位相が変化する。

【００２１】遅延量制御回路２４がプログラマブル遅延
回路２１に設定する遅延量がｎ＝４のときは、ビット同
期はとれているが、　（ｃ）に示すように受信信号のフ
レーム位相は受信側のフレーム位相と一致しない。した
がって、ｎ＝４およびｎ＝５に対応する遅延量の場合に
は、フレーム位相検出回路２３は「１」を遅延量制御回
路２４に出力する。また、遅延量がｎ＝１４のときは、
ｎ＝４の場合に対して１クロック分さらに遅延しており
、ビット同期がとれ、かつ　（ｄ）に示すように受信信
号のフレーム位相は受信側のフレーム位相と一致する。 したがって、ｎ＝１４およびｎ＝１５に対応する遅延量
の場合には、フレーム位相検出回路２３の出力は「０」
となる。また、遅延量がｎ＝２４のときは、ｎ＝１４の
場合に対して１クロック分さらに遅延しており、ビット
同期はとれているが、　（ｅ）に示すように受信信号の
フレーム位相は受信側のフレーム位相と一致しない。し
たがって、ｎ＝２４およびｎ＝２５に対応する遅延量の
場合には、フレーム位相検出回路２３の出力は「１」と
なる。

【００２２】図５は、遅延量ｎを順次変化させた場合の
フレーム位相検出回路の出力例を示す図である。ここで
は、ｎが０≦ｎ≦１１，１７≦ｎ≦２９の場合にフレー
ム位相検出回路２３の出力が「１」となり、フレーム位
相が非同期であることを示している。また、１２≦ｎ≦
１６の場合にフレーム位相検出回路２３の出力が「０」
となり、遅延量ｎの受信信号のフレーム位相が受信側の
フレーム位相に同期していることを示している。

【００２３】ここで、遅延量制御回路２４は、図３に示
す識別タイミング検出回路２２の出力結果と図５に示す
フレーム位相検出回路２３の出力結果に基づいて最適な
遅延量ｎを決定する。すなわち、識別タイミング検出回
路２２およびフレーム位相検出回路２３の各出力が共に
「０」になるのは、ｎが１２≦ｎ≦１６の場合である。

【００２４】なお、プログラマブル遅延回路２１に設定
する遅延量ｎとしてその範囲内でどの値を選んでもよい
が、受信信号自体にジッタがあることを考慮すると、ク
ロックの立ち上がりが受信信号の変化点間の中央となる
位置になるような遅延量ｎが最適値となる。ここでは、
ｎ＝１４が最適であり、遅延量制御回路２４はこの値を
プログラマブル遅延回路２１に設定し固定とする。すな
わち、受信回路２０のクロックと受信信号との位相関係
が図２の　（ａ）と（ｄ）　の関係となり、また受信回
路２０のフレーム位相と受信信号のフレーム位相が図４
の　（ａ）と（ｄ）　の関係となり、受信側のクロック
を用いて受信信号の識別を行い、かつ受信側のフレーム
位相に同期させることができる。また、それとともに受
信信号にジッタがあっても識別時の誤り率を最小にする
ことができる。

【００２５】なお、遅延量制御回路２４は遅延量ｎを確
定した後に、送信回路１０のその旨を伝えて信号切り替
え回路１２を信号源５１側に切り替えることにより、送
信回路１０の各信号源５１から送信される信号について
、受信回路２０ではそのクロックおよびフレーム位相に
同期して識別することができる。

【００２６】

【発明の効果】以上説明したように本発明は、送信側か
らディジタル信号と同時にクロックを伝送することなく
、受信側のクロックおよびフレーム位相を用いて受信信
号の識別を行うことができるので、クロック伝送に必要
であった各回路および伝送線路を不要にすることができ
る。

【００２７】また、受信側のクロックおよびフレーム位
相で受信信号を正確に識別できることは、受信側のクロ
ックおよびフレーム位相に同期したことになり、ビット
同期およびフレーム同期に用いていた従来のエラスティ
ックストアを不要とすることができる。すなわち、回路
規模の小さいディジタル信号送受信回路を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図である
。

【図２】プログラマブル遅延回路を通過して遅延された
受信信号と、受信回路におけるクロックとの位相関係に
ついて説明する図である。

【図３】遅延量ｎを順次変化させた場合の識別タイミン
グ検出回路の出力例を示す図である。

【図４】プログラマブル遅延回路を通過して遅延された
受信信号のフレーム位相と、受信回路の基準フレーム位
相との位相関係について説明する図である。

【図５】遅延量ｎを順次変化させた場合のフレーム位相
検出回路の出力例を示す図である。

【図６】従来のビット同期回路の構成例を示すブロック
図である。

【符号の説明】

１０　　送信回路 １１　　基準信号発生回路 １２　　信号切り替え回路 ２０　　受信回路 ２１　　プログラマブル遅延回路 ２２　　識別タイミング検出回路 ２３　　フレーム位相検出回路 ２４　　遅延量制御回路 ５０　　送信回路 ５１　　信号源 ５２，５４　　ラインドライバ ５３　　クロック源 ６０　　受信回路 ６１，６２　　ラインレシーバ ６３　　ディジタル信号識別回路 ６４　　エラスティックストア ６５　　クロック・フレーム位相源 ６６　　読み出し制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　送信回路から受信回路に伝送速度およ
   びフレーム構成が同一でフレーム位相が一致する複数の
   ディジタル信号が並列に伝送され、該受信回路で受信さ
   れたディジタル信号に周波数同期した受信側クロックお
   よび基準フレーム位相に同期して該ディジタル信号の識
   別再生を行うディジタル信号送受信回路において、前記
   受信回路に受信されたディジタル信号に、前記受信側ク
   ロックの少なくとも１周期に対するｎ／ｍおよび（ｎ＋
   １）／ｍの遅延量（ｍは２以上の整数，ｎはｎ＋１≦ｍ
   を満たす整数）を与えて出力し、かつ制御信号によりｎ
   の値が可変設定される遅延手段と、前記遅延手段から出
   力される各遅延量を有する２本のディジタル信号を前記
   受信側クロックのタイミングで識別し、少なくともその
   一方を前記受信回路においてビット同期およびフレーム
   同期のとれた出力信号として出力するディジタル信号識
   別手段と、前記ディジタル信号識別手段の２本の出力信
   号が同一値であるか否かを判定する識別タイミング検出
   手段と、前記ディジタル信号識別手段の２本の出力信号
   の少なくとも一方のフレーム位相が、前記基準フレーム
   位相に一致しているか否かを判定するフレーム位相検出
   手段と、前記遅延手段にｎの値として０〜ｍ−１を順次
   設定し、前記ディジタル信号識別手段で識別された２本
   の出力信号が同一値であると判定され、かつ前記フレー
   ム位相検出手段で前記基準フレーム位相との一致が判定
   されたときの遅延量ｎ／ｍおよび（ｎ＋１）／ｍを確定
   し、前記遅延手段に固定遅延量として設定する遅延量制
   御手段とを備えたことを特徴とするディジタル信号送受
   信回路。