JPH04257232A - パワートランジスタおよびその製造法 - Google Patents

パワートランジスタおよびその製造法

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JPH04257232A
JPH04257232A JP3236974A JP23697491A JPH04257232A JP H04257232 A JPH04257232 A JP H04257232A JP 3236974 A JP3236974 A JP 3236974A JP 23697491 A JP23697491 A JP 23697491A JP H04257232 A JPH04257232 A JP H04257232A
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highly doped
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cavity
semiconductor material
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Jean-Pierre Hirtz
ジャン‐ピエール、イルツ
Didier Pribat
ディディエ、プリバ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワートランジスタお
よびその製造法に関する。本発明は、異なる種類の基板
上に作られた所定の種類の半導体材料から作られるトラ
ンジスタ、例えば、シリコン基板上のＧａＡｓなどの第
ＩＩＩ　族〜第Ｖ族材料から作られるトランジスタの製
作に適用することができる。
【０００２】シリコン上へのＧａＡｓのエピタキシャル
成長は、電力部品の分野で主要なテクノロジー的展望を
提供する。
【０００３】
【従来の技術】ＧａＡｓまたは第ＩＩＩ　族〜第Ｖ族材
料から作られたトランジスタの電気的性能値は周知であ
るが、ヒ化ガリウムが高価であり脆いこと、および熱の
不良導体であることも既知である。対照的に、シリコン
は、比較的経済的であり、余り脆くなく、熱をよく伝導
するが、シリコントランジスタは、周波数が限定される
電気的性能特性を有する。
【０００４】このＧａＡｓの特性とシリコンの特性との
間の対立は、最近、Ｓｉ基板上にエピタキシャル成長さ
れたＧａＡｓ層におけるトランジスタの製作をもたらし
ている。このトランジスタは、ＧａＡｓの性能値を有す
る。それは、半導体材料に関して余り高価ではなく且つ
Ｓｉウェーハは余り脆くない。従って、効率は、より大
きい。
【０００５】このアプローチは、チャネルにおける熱を
ほとんど散逸しない小型の低ノイズトタンジスタのため
に将来有望である。このアプローチは、熱をより多く散
逸するパワートランジスタに適用しにくい。ミリメート
ル周波数で１ワットを出すトランジスタの場合には、チ
ャネルの領域は、３ワットを散逸する。今や、トランジ
スタのチャネルは、電流が常時導電性であるＳｉ基板に
向けて漏れるのを防止するために電気的半絶縁体層上に
常時横たわる。せいぜい、それは、高度に抵抗性である
。というのは、電気絶縁性Ｓｉを作る既知の方法がない
からである。それゆえ、この電気絶縁性ＧａＡｓ層は、
基板Ｓｉを通しての除熱に反対する熱バリヤも形成する
。
【０００６】ＧａＡｓトランジスタの場合の既知の技術
によれば、ＧａＡｓ基板（バルク構造で作る）上で、熱
は、トランジスタの本体の全厚を横断し且つ金属が充填
されたホールによって背面により除熱している。しかし
ながら、これらのホールは、ウェーハをその前面または
上面によって支持体に結合する複雑な方法を使用しなけ
ればならず、次いで、金属ヒートシンク、最も通常金か
ら作られたヒートシンクによって実際に置換されるＧａ
Ａｓ基板をけんさく研削しなければならないという犠牲
を払って作っている。
【０００７】実施することが複雑である前記のものなど
の「背面」テクノロジーの場合には、得られる効率値は
、しばしば低い（５０％未満）。
【０００８】更に、このテクノロジーをＧａＡｓ／Ｓｉ
トランジスタに適応することは困難である。
【０００９】別の既知の技術によれば、トランジスタへ
のアクセスを与える２つの領域、即ち、ソースおよびド
レインの１つは、１以上のＧａＡｓ層を通して行きシリ
コン基板と接触し且つまた操作中に放出された熱を、よ
り良い熱導体であり且つ熱を散逸するシリコン基板に向
けて伝導する金属製熱ウェルを備えている。しかしなが
ら、この技術は、Ｓｉ基板とＧａＡｓの活性層との間の
ＧａＡｓの厚い緩衝層を必要とする。このように、シリ
コンの熱散逸によって与えられる利点の有意部分は、失
われる。
【００１０】最後に、このＧａＡｓ／Ｓｉトランジスタ
のテクノロジーは、ソースを非常に高度にドープされた
Ｓｉ基板に通して相互連結するためにソース接点の中心
においてＧａＡｓ層を穿孔することを必要にする。この
いわゆるバイアホール（ｖｉａ　ｈｏｌｅ）テクノロジ
ーは、ＧａＡｓ／Ｓｉ構造の場合には実施することが比
較的困難である。
【００１１】
【発明が解決しようとする課題】本発明は、既知の構造
物とは異なるトランジスタ構造物およびその製造法を提
案する。
【００１２】製作法に関しては、仏国特許出願第８８　
　０４　　４３７号明細書および第８８０４　　４３８
号明細書は、所定の種類の半導体材料（例えば、ＧａＡ
ｓ）の層を別の半導体（例えば、シリコン）上に欠陥な
しに成長する方法を記載している。
【００１３】更に、層は、仏国特許出願第８９　　０４
　　２５７号明細書に記載のように層の平面に沿ってド
ーピングの変調を有していてもよい。
【００１４】
【課題を解決するための手段】それゆえ、本発明は、（
ａ）基板上の、絶縁体材料の層で覆われた少なくとも１
個のゾーン、および該ゾーンに接合された所定の種類の
高いドーピングを有する半導体材料から作られた少なく
とも１個の素子、（ｂ）絶縁体材料の層上の、３個の整
列パーツ：半導体材料から作られた素子と接触する第一
の高度にドープされたパーツ、第一パーツと同じ方法で
ドープされるが、より弱くドープされた第二中間パーツ
、第二パーツに関して第一パーツと対向しており且つ第
一パーツと同じ種類のドーピングで高度にドープされた
第三パーツからなる半導体材料の少なくとも１個の層、
（ｃ）第一および第三パーツ上に配置されたソースおよ
びドレイン接点、および第二パーツ上に配置されたゲー
ト接点を具備することを特徴とするトランジスタに関す
る。
【００１５】また、本発明は、下記の異なる工程からな
ることを特徴とする少なくとも１個のトランジスタの製
造法に関する。
【００１６】ａ）２層間に収容され且つこれらの層の第
一面および第二面（平行である）によって規定されるキ
ャビティを作り（該キャビティは、その厚さにおいて半
導体材料から作られた少なくとも１個の素子並びに層の
１つを通して行き且つ平行面の１つに実質上垂直に終わ
るアパーチャを包含し、前記層は半導体の核形成がなく
デポジションもないような材料から作られている）、ｂ
）前記素子の種類と同じ種類の材料を前記アパーチャを
通してエピタキシャル成長してキャビティを充填し（エ
ピタキシャル成長された材料はエピタキシーの初めに第
一パーツで高度にドープし、次いで、第二パーツで弱く
ドープし、最後にエピタキシーの終わりに第三パーツで
高度にドープする）、 ｃ）アパーチャを具備する層を除去し、ｄ）ソース接点
をエピタキシャル成長された材料の第一パーツ上に作り
、ゲート接点をエピタキシャル成長された材料の第二パ
ーツ上に作り、ドレイン接点をエピタキシャル成長され
た材料の第三パーツ上に作る。
【００１７】
【実施例】図１〜１０を参照しながら、本発明に係る製
造法を説明する。
【００１８】この方法は、下記の工程からなる。
【００１９】工程１ 　　高度にドープされたシリコンの層１上に、ＧａＡｓ
の非常に高度にドープされた層を、例えば、ＭＢＥまた
はＭＯＣＶＤによってエピタキシャル成長する。ドープ
されたＧａＡｓの層２（図１）が、得られる。
【００２０】工程２ 　　絶縁体材料の第一マスク（層３）をこの層２上にデ
ポジションする。このマスクは、パワーＭＥＳＦＥＴの
熱散逸のために良好な熱導体であるべきであることが重
要である。このマスクは、例えば、多結晶性Ａｌ３　Ｏ
３　または多結晶性ＢｅＯまたは多結晶性ダイヤモンド
またはＡＩＮによって作ることができる（図３）。
【００２１】工程３ 　　第二マスク（層４）を層３上にデポジションする。 このマスクは、第一マスクと比較して薬品攻撃の高い選
択性を有しているべきである。それは、例えば、アモル
ファスシリコンから作ってもよい（図３）。
【００２２】工程４ 　　局部化アパーチャ１０、１０′を２種のマスク（層
３および４）によってＧａＡｓ表面まで作る（図４）。
【００２３】工程５ 　　高度にドープされたＧａＡｓの局部化選択的エピタ
キシーをこれらのアパーチャで施す。これは、例えば、
塩化物をベースとする気相エピタキシーである。ＧａＡ
ｓのこの局部化デポジットの表面は、第二マスクの表面
でフラシュすべきである。このようにして、高度にドー
プされたＧａＡｓから作られる素子５、５′が、アパー
チャ１０、１０′において得られる。
【００２４】工程６ 　　第三マスク（層６）を素子５、５′と層４との全面
上にデポジションする。この第三マスクは、第二マスク
と比較して攻撃の高選択性を有しているべきである。そ
れを、例えば、Ｓｉ３　Ｎ４　から作る（図６）。
【００２５】工程７ 　　少なくとも１個のアパーチャ１１を第二マスクに関
する選択的攻撃によって第三マスクで作る。このアパー
チャを素子５，５′間の中間に作る（図７参照）。
【００２６】工程８ 　　第二マスク（層４）を第一および第三マスクに関す
る選択的攻撃によって全部攻撃し、排除する。このよう
にして、図８に示すように、材料が除去されているキャ
ビティ１２が、層６の下方に形成される。
【００２７】工程９ 　　次いで、製作すべきトランジスタの活性ゾーンを仏
国特許出願第８８　　０４４３７号明細書および第８８
　　０４　　４３８号明細書に記載の方法に従って横方
向エピタキシーによって作る。前述の工程５でデポジシ
ョンされたＧａＡｓ素子１０、１０′は、キャビティ１
２内でのＧａＡｓのエピタキシー用成長種として作用す
る。成長欠陥は、種（素子５、５′）に近い領域内で局
部化されるようになる。というのは、それらが、キャビ
ティ１２の２個の界面１３および１４によって制限され
るからである。この横方向エピタキシーは、ドーピング
の変調の可能性を更に提供する。この目的で、仏国特許
出願第８９　　０４　　２５７号明細書に記載のように
、ドーパントガスをエピタキシャル操作時に導入してキ
ャビティ１２でエピタキシャル成長された材料をドープ
する。ドーピングは、エピタキシーの初めに、Ｎ＋　ド
ーピングが得られ、次いで、エピタキシー反応器中のガ
スの分圧の減少によってＮドーピングが得られ、次いで
、再度Ｎ＋　ドーピングがガスの分圧を再度上げること
によって得られるような方法で行う。このようにして、
横方向変調を有する平面層７によって形成された構造物
は、ＭＥＳＦＥＴのソース−ゲート−ドレイン領域によ
く適しているであろう（図９）。
【００２８】工程１０ 　　薬品攻撃による第三マスク（層６）の除去後、パワ
ーＭＥＳＦＥＴの極めて単純化された製造法が実施され
る。特に、ソースの相互連結に使用するバイアホールの
臨界的工程が排除される。ソース接点２０は、横方向エ
ピタキシー用種として使用するＮ＋　ＧａＡｓによって
作られる。ソース接点（横方向アクセス抵抗を減少し且
つ下に設けられたＧａＡｓを短絡させることを可能にす
るであろう）は、隣接種ゾーンおよび領域上に直接デポ
ジションされる。ゲート接点２１およびドレイン接点２
２は、横方向エピタキシーによってデポジションされた
材料上に制限される。特に、ゲート接点２１は、Ｎドー
プ中間ゾーン上に作られるであろう。ドレイン接点２２
は、アパーチャ１１の位置の近くに配置されたＮ＋　ド
ープゾーン上に作られるであろう（図１０参照）。１個
のドレイン接点２２は、２個のトランジスタに共通であ
ってもよい。このようにして達成されたＭＥＳＦＥＴテ
クノロジーは、全部前面テクノロジーである。更に、バ
イアホールの臨界的工程は、このように排除される（図
１１）。放射線に対するこのＭＥＳＦＥＴの硬化は、構
造物のＳＯＩ特性によって高められるであろう。
【００２９】図１１からわかるように、本発明の方法は
、１つの同じ平面で数個トランジスタを作るのに使用で
き、ドレインとゲートとの相互連結は容易に得られ且つ
ソースの相互連結はＳｉ基板によって得られる。
【００３０】図１２および１３に示す本発明の１変形例
によれば、反応性イオンエッチング（ＲＩＥ）は、欠陥
ＧａＡｓ、即ち、種５および５′および直ちに隣接の領
域を除去するのに使用され且つ同じマスクを使用するこ
とによって、この材料は、「リフトオフ」形式の操作時
に２個の接点（２４、２５）によって置換される。
【００３１】前記例示的製作法によれば、第一工程にお
いて、ＭＢＥまたはＭＯＣＶＤによって、高度にドープ
されたＧａＡｓのエピタキシャル成長層を作るための対
策を講じた。
【００３２】しかしながら、本発明の１変形例によれば
、この第一工程は、行わない。次いで、絶縁体の層３を
基板上に直接作り、方法の他の工程を前記のように行う
。仏国特許第８８　　０４　　４３８号明細書に記載の
ように、シリコン基板上へのＧａＡｓ素子５、５′のエ
ピタキシー後に生ずる転位は、２層３、６の面１３およ
び１４によって減少するか、停止さえする。このように
、構造物、例えば、図１４に示すものが得られる。図１
５は、図１２〜１４に示す例示的態様の変形例を更に図
示する。この変形例は、ＧａＡｓの層２を有しておらず
、素子５および５′の代わりに接点２４、２５を有する
。
【００３３】例として、前述の層２、３、４、６の各々
の厚さおよび特にキャビティ１２の厚さは、０．１〜１
μｍである。図１２中でｅ１と参照したゲートの幅は、
約０．１〜１μｍである。ソースとドレインとの間の間
隔（２２と２４との間）は、約１０〜１００μｍである
。
【００３４】
【発明の効果】本発明の主要な利点を下記に示す。
【００３５】（ａ）ＭＥＳＦＥＴ　　ＧａＡｓ／Ｓｉの
活性層は、転位のはるかに小さい密度を有する。
【００３６】（ｂ）熱散逸が改善される。
【００３７】（ｃ）硬化が改善される。
【００３８】（ｄ）ＭＥＳＦＥＴを作るために使用する
方法が、非常に実質上単純化される。前記説明は、純粋
に例として与え、他の変更は本発明の範囲を逸脱せずに
意図できる。特に、シリコン基板上に作られたＧａＡｓ
トランジスタの製作を説明したが、他の半導体材料の使
用はもくろむことができる。同じように、基板およびト
ランジスタを両方とも１つの同じ半導体材料で作る例は
、もくろむことができる。
【図面の簡単な説明】
【図１】本発明に係る製造法の説明図である。
【図２】本発明に係る製造法の説明図である。
【図３】本発明に係る製造法の説明図である。
【図４】本発明に係る製造法の説明図である。
【図５】本発明に係る製造法の説明図である。
【図６】本発明に係る製造法の説明図である。
【図７】本発明に係る製造法の説明図である。
【図８】本発明に係る製造法の説明図である。
【図９】本発明に係る製造法の説明図である。
【図１０】本発明に係る製造法の説明図である。
【図１１】本発明に係る一連のトランジスタの配置を示
す説明図である。
【図１２】本発明の係るトランジスタの変形例を示す説
明図である。
【図１３】本発明の係るトランジスタの変形例を示す説
明図である。
【図１４】本発明の係るトランジスタの変形例を示す説
明図である。
【図１５】本発明の係るトランジスタの変形例を示す説
明図である。
【符号の説明】
１　　高度にドープされたシリコンの層２　　ドープさ
れたＧａＡｓの層 ３　　絶縁体材料の層 ４　　層 ５　　素子 ５′　　素子 ６　　層 １０　　アパーチャ １０′　　アパーチャ １１　　アパーチャ １２　　キャビティ ２０　　ソース接点 ２１　　ゲート接点 ２２　　ドレイン接点

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】（ａ）基板上の、絶縁体材料の層で覆われ
    た少なくとも１個のゾーン、および該ゾーンに接合され
    た、所定の種類の高いドーピングを有する半導体材料か
    ら作られた少なくとも１個の素子、（ｂ）絶縁体材料の
    層上の３個の整列パーツ、すなわち半導体材料から作ら
    れた素子と接触する第一の高度にドープされたパーツ、
    この第一パーツと同じ方法でドープされるが、より弱く
    ドープされた第二中間パーツ、この第二パーツに関して
    第一パーツと対向しており且つ第一パーツと同じ種類の
    ドーピングで高度にドープされた第三パーツからなる半
    導体材料の少なくとも１個の層、（ｃ）第一および第三
    パーツ上に配置されたソースおよびドレイン接点、およ
    び第二パーツ上に配置されたゲート接点を具備すること
    を特徴とするトランジスタ。
  2. 【請求項２】一方で基板と絶縁体材料の層との間、他方
    で基板と素子との間に、素子と同じ組成を有し且つ高度
    にドープされている半導体材料の層を更に具備する、請
    求項１に記載のトランジスタ。
  3. 【請求項３】ソースまたはドレイン接点が、基板の一面
    上に配置されている、請求項２に記載のトランジスタ。
  4. 【請求項４】基板が、導電性であるように高度にドープ
    されており且つ少なくとも１個のソースまたはドレイン
    接点を具備する、請求項１に記載のトランジスタ。
  5. 【請求項５】下記の工程からなることを特徴とする少な
    くとも１個のトランジスタの製造法。 ａ）２層間に収容され且つこれらの層の第一面および第
    二面（平行である）によって規定されるキャビティを形
    成し（該キャビティは、その厚さにおいて半導体材料か
    ら作られた少なくとも１個の素子並びに層の１つを通し
    て行き且つ平行面の１つに実質上垂直に終わるアパーチ
    ャを包含し、前記層は半導体の核形成がなくデポジショ
    ンもないような材料から作られている）、ｂ）前記素子
    の種類と同じ種類の材料を前記アパーチャを通して横方
    向エピタキシャル成長させてキャビティを充填し、ここ
    でエピタキシャル成長された材料をエピタキシーの初め
    に第一パーツで高度にドープし、次いで、第二パーツで
    弱くドープし、最後にエピタキシーの終わりに第三パー
    ツで高度にドープし、 ｃ）アパーチャを具備する層を除去し、ｄ）ソース接点
    をエピタキシャル成長された材料の第一パーツ上に形成
    し、ゲート接点をエピタキシャル成長された材料の第二
    パーツ上に形成し、ドレイン接点をエピタキシャル成長
    された材料の第三パーツ上に形成する。
  6. 【請求項６】キャビティを形成する層の１つ並びにドー
    プされた半導体材料から作られた素子を高度にドープさ
    れた半導体材料から作られた基板の表面上に配置し且つ
    ソース接点を基板上に形成する、請求項５に記載の方法
    。
  7. 【請求項７】キャビティを作る前に半導体材料の層を作
    り、そしてキャビティを決定し且つアパーチャを有して
    いない層を半導体材料の層上に形成する、請求項５に記
    載の方法。
  8. 【請求項８】横方向エピタキシー工程後、前記素子をエ
    ッチングする工程およびこのようにエッチングされた位
    置に接点をデポジションする工程を具備する、請求項５
    または７に記載の方法。
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