JPH04257270A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＰＲＯＭなどの半導
体記憶装置に関し、特に該半導体記憶装置に設けられた
固定情報記憶用ＲＯＭのセルトランジスタの構造の改良
と縮小に関する。不揮発性半導体メモリの代表的なデバ
イスとしてＥＰＲＯＭ（電気的にプログラム可能なＲＯ
Ｍ）が広く知られている。

【０００２】

【従来の技術】ＥＰＲＯＭのメモリ・セルは、１個のト
ランジスタにより構成される。このトランジスタは、メ
モリ・セル・トランジスタと呼ばれる。ＥＰＲＯＭのメ
モリ・セル・トランジスタの一例を図２に示す。（ａ）
は上面図、（ｂ）は（ａ）のＡ−Ａ’の断面図、（ｃ）
は同Ｂ−Ｂ’の断面図である。１がＰ型シリコン（Ｓｉ
）基板、２がポリシリコンよりなるＦＧ（フローティン
グ・ゲート）、３がＦＧ２と容量的に結合しているポリ
シリコンよりなるＣＧ（コントロール・ゲート）、４と
５がＮ型領域でソースやドレインとして機能する。６は
酸化膜である。

【０００３】このように、ＥＰＲＯＭのメモリ・セル・
トランジスタは、いわばＮチャネルＭＯＳトランジスタ
のゲートの下にフローティング・ゲートがあるような構
造になっている。紫外線を照射すると（フローティング
ゲートＦＧから電荷が逃げ、該ＦＧの電荷が０になる。 この状態でコントロールゲートＣＧに適当な電圧を印加
すると、トランジスタは導通状態になる。コントロール
ゲートＣＧとドレインに高電圧を印加するとアバランシ
ェ・ブレーク・ダウン現象が起き、ドレイン近傍で高エ
ネルギを得た電子の一部がフローティングゲートＦＧに
捕獲される。すると、該ＦＧには電荷が蓄積されるため
、ＣＧに電圧を印加してもトランジスタは導通しない。 このようにして情報を記憶する（選択時のオン、オフを
記憶データ１，０に対応させる）。

【０００４】実際のＥＰＲＯＭは上記のようなメモリ・
セル・トランジスタを複数配列している。図４はこの種
の半導体記憶装置の全体構成の１例を概略的に示すもの
で、１１は所定数のセルトランジスタＴ００，Ｔ０１，
……；Ｔ１０，Ｔ１１……；Ｔｎ０，Ｔｎ１……からな
るメモリセルアレイであって、これらのうちＴｎ０，Ｔ
ｎ１……は冗長回路を構成するセルトランジスタである
。１２はロウアドレスバッファであって、入力されたロ
ウアドレス信号Ａ０〜Ａｍを波形整形及び反転して内部
ロウアドレス信号Ａ０，／Ａ０〜Ａｍ，／Ａｍを出力す
る。１３はロウデコーダであって、内部ロウアドレス信
号を受け、それにより定まるワード線例えばＷＬ０　を
選択し、これを例えばＨ（ハイ）レベルにするとともに
、他の非選択ワード線の電位を本例ではＬ（ロー）レベ
ルにする。なお、ワード線ＷＬｎ　は一致検出回路１９
の出力側に接続され、該回路１９の出力により選択する
。そしてデータ書き込み時には書き込み用直流電源ＶＰ
Ｐによって選択ワード線電位を例えば１２．５Ｖにし、
一方、データ読み出し時には読み出し用直流電源ＶＣＣ
によって選択ワード線電位を例えば５Ｖにする。そして
該ワード線ＷＬ０　には該上記セルトランジスタＴ００
，Ｔ０１，……のコントロールゲートが接続され、以下
順次同様に接続される。

【０００５】一方、２２はコラムアドレスバッファであ
って、入力されたコラムアドレス信号Ａｎ　〜ＡＰ　を
波形整形及び反転して内部コラムアドレス信号Ａｎ　，
／Ａｎ　〜Ａｐ　，／ＡＰ　を出力する。２３はコラム
デコーダであって、内部コラムアドレス信号を受け、そ
れにより定まるビット線例えばＢＬ０　を選択し、選択
されたビット線に接続されたトランスファゲートトラン
ジスタ例えばＴＳ０　のゲートを例えばハイレベルにす
るとともに、他の非選択ビット線に接続されたトランス
ファゲートトランジスタ例えばＴＳ１　のゲート電位を
例えばローレベルにする。メモリセルアレイ１１内にお
いて各メモリセルを構成するセルトランジスタＴ００，
Ｔ０１，……；Ｔｎ０，Ｔｎ１……には各ワード線に接
続されるコントロールゲートの他にフローティングゲー
ト（点線で示す）が設けられる。

【０００６】いま、所定のセルトランジスタ例えばＴ０
０にデータ“０”を書込むにあたっては、コラムデコー
ダ２３によりビット線ＢＬ０　を選択するとともにロウ
デコーダ１３によりワード線ＷＬ０　を選択し、セルト
ランジスタＴ００のコントロールゲートに高電圧ＶＰＰ
例えば１２．５Ｖを印加する。一方書込み回路１５には
データ書込み時、データ入力バッファ１４を介して書込
みデータ例えば“０”が入力され、これによって書込み
回路１５の出力側の電位をハイレベル（例えば７〜８Ｖ
）にしてセルトランジスタＴ００を通電させ、その際に
生ずるアバランシェブレークダウン現象によって発生す
る高エネルギーの電子をセルトランジスタＴ００のフロ
ーティングゲートに蓄積する。こうして、データ“０”
が書き込まれたセルトランジスタＴ００は、データ読出
時においてワード線を介してそのコントロールゲートに
所定の読出電圧（例えば５Ｖ）を印加しても導通せず、
このようにしてセルトランジスタの非導通状態を検出す
ることによってその記憶データは“０”であることがセ
ンスアンプ１６およびデータ出力バッファ１７を通じて
読み出される。

【０００７】一方、所定のセルトランジスタ例えばＴ０
０にデータ“１”が書き込まれる場合には、書込み回路
１５の出力側がフローティングになり、これによってデ
ータ書込み時セルトランジスタＴ００は導通せず、その
フローティングゲートに電子が蓄積されることはない。 従って、データ“１”が書き込まれたセルトランジスタ
Ｔ００は、データ読出時においてワード線を介してその
コントロールゲートに上記所定の読出電圧を印加するこ
とによって導通し、このようにして該セルトランジスタ
の導通状態を検出することによってその記憶データが“
１”であることが読み出される。

【０００８】また、１８は冗長用ＲＯＭであって、メモ
リセルアレイ１１内における不良セルのアドレス（この
場合不良セルを含むロウアドレス）に対応するアドレス
信号を記憶して出力するように構成されており、従って
、ロウアドレスバッファ１２から不良アドレスに対応す
るロウアドレス信号が出力された場合には一致検出回路
１９が出力を生じ、これはワード線ＷＬｎ　を選択する
と共にローデコーダ１３を非動作にする。

【０００９】図４（ｂ）（ｃ）は、該冗長用ＲＯＭ１８
の内部構成を例示する回路図である。（ｂ）はポリシリ
コンのヒューズ１８ａを利用したヒューズＲＯＭであっ
て、トランジスタ１８ｃのゲートには通常ローレベルの
信号Ｓｃが供給されて該トランジスタ１８ｃが非導通と
なっており、その出力ＯＵＴ側の信号（ＲＯＭの信号）
はハイレベル（すなわちデータが“１”）となっている
が、上記信号Ｓｃがハイレベルになり（切断信号が供給
され）該トランジスタ１８ｃが導通するとヒューズ１８
ａが溶断され、プルダウン抵抗１８ｂがあるので、出力
ＯＵＴ側の信号はローレベル（すなわちデータが“０”
）となる。このような回路をローアドレスのビット数分
だけ設け、不良アドレスに従って該回路の出力ＯＵＴを
ハイ／ローレベルにすることによって不良アドレスの記
憶が行なわれる。しかしながらこのようなヒューズの溶
断を利用するような破壊型の記憶素子では、１度溶断し
たものが再びつながったりして該記憶素子の信頼性が低
い欠点がある。

【００１０】そこで最近では図４（ｃ）に示されるよう
に、ＥＰＲＯＭのメモリセルとして利用されるフローテ
ィングゲートを備えるトランジスタ１８ｄを冗長用ＲＯ
Ｍとして用いている。この場合、トランジスタ１８ｄの
ゲートには通常ＶＣＣ（例えば５Ｖ）の電位が印加され
てトランジスタ１８ｄが導通し、その出力ＯＵＴ側の信
号はローレベル（すなわち“０”）となっているが、該
トランジスタ１８ｄに一旦高電圧（例えば１２．５Ｖ）
の電位Ｓｃを印加すれば、該トランジスタ１８５のフロ
ーティングゲートには電子が蓄積されて該トランジスタ
１８ｄが非導通となり、さらにプルアップ抵抗１８ｅが
設けられることにより該出力側の信号はハイレベル（す
なわち“１”）とされる。図４（ｃ）に示す非破壊型の
記憶素子を用いることによって、信頼性の高い冗長用Ｒ
ＯＭを構成することが可能である。

【００１１】ところで一般にＥＰＲＯＭなどの半導体記
憶装置においては、該ＥＰＲＯＭ本体を構成するメモリ
セルアレイに書き込まれたデータ（すなわちセルトラン
ジスタのフローティングゲートに蓄積された電荷）を除
去する場合、該電荷の除去はシリコン酸化膜の上面から
チップ全体に強い紫外線を照射することによって行われ
る。しかしながら、書込みデータの消去にあたって、強
い紫外線を照射した際に該紫外線によって冗長用ＲＯＭ
１８を構成しているセルトランジスタ（上記１８ｄに対
応する）に書き込まれているデータ（すなわち不良アド
レスを示すデータ）までは消さないようにする必要があ
り、このため従来より例えば図５に示すように該冗長用
ＲＯＭを構成するセルトランジスタ２〜５の表面（シリ
コン酸化膜６の表面）をたとえばアルミニウムからなる
シード用被膜１５で被覆して該紫外線に対して冗長用Ｒ
ＯＭのデータが消去されることのないようにしている。

【００１２】この図５は従来の冗長用ＲＯＭ１８のセル
トランジスタの構成を示す断面図であって１はＰ型基板
、４、５、２および３はそれぞれ冗長用ＲＯＭを構成す
るＥＰＲＯＭトランジスタのＮ＋　型ドレイン拡散領域
、Ｎ＋　型ソース拡散領域、フローティングゲート、お
よびコントロールゲートである。１１はＣＭＯＳ型の集
積回路において通常形成されるウエル（この場合Ｎ−　
型）であって、該ウエル３１を利用して上記Ｎ＋　型ド
レイン拡散領域４とドレイン端子接続用のＮ＋　型拡散
領域１２とを電気的に接続させる。１６はアルミニウム
で形成されたドレイン端子である。１３は該Ｎ−　型の
ウエル３１内において該ドレイン拡散領域４とドレイン
端子接続用の拡散領域１２との中間に設けられたＰ＋　
型の拡散領域であって、シールド用被膜１５の一端のコ
ンタクト部分を形成する。

【００１３】酸化膜（絶縁膜）６は基板側のフィールド
酸化膜やその上のＰＳＧ膜で構成される。アルミニウム
で形成されたシールド用被膜１５は、そのコンタクト部
１５ｂにおいてソース拡散領域５と接触させてソース端
子として機能させるとともに、その左方側は該ウエル１
１内に設けられた該Ｐ＋　型の拡散領域１３とコンタク
ト部１５ａにおいて接触させ、これによって該冗長用Ｒ
ＯＭを構成するセルトランジスタ部分を完全に密封し、
ＵＶとして示すようにＥＰＲＯＭ本体を照射する紫外線
が該セルトランジスタ内に侵入するのを該コンタクト部
分１５ａで防止している。

【００１４】この場合、該シールド用被膜１５によって
被覆される領域をそれ程大きくとる必要がなく、例えば
ソース拡散領域５から左方側にのびる距離を数十ミクロ
ン程度とすることができる。一方、ドレイン拡散領域４
とドレイン端子接続用拡散領域１２とはこれらと同一導
電型のウエル１１で接続されており、これによってドレ
イン端子１６からドレイン拡散領域４に至る電気回路が
形成される。なお、図５に示されるものにおいては、該
シールド用被膜１５は、該ソース端子部分１５ｃにおい
てコンタクト用のＰ＋　型拡散領域１４と接触していて
、シリコン基板表面と該シールド用被膜１５との間を塞
いでいる。

【００１５】図５（ｂ）は、図５（ａ）に示されるセル
トランジスタ部分の平面図を示すもので、上述したよう
に該セルトランジスタの基板はウエル領域１１において
シールド用被膜１５とコンタクト部分１５ａを形成して
おり、またその左右の側においてもコントロールゲート
３の導出部（記号Ａで示す領域）を除き、上記領域１３
およびこれと一体の上記領域１４において該シールド用
被膜１５とコンタクトをとられていて紫外線の侵入を防
止している。なお、該コントロールゲートの導出部Ａま
でを完全に密閉することはできないが、該コントロール
ゲート３と基板表面との間隔は例えば数百オングストロ
ーム程度の極めて微小な間隔であり、該微小間隔を通し
ての紫外線の侵入はほとんど無視できる程度であるが、
実際には更に図３（ａ）に示すような形状に上記Ａ部分
におけるコンタクト部分１５ａを形成し、その間におい
てコントロールゲート３を屈曲状態に形成することによ
り、該Ａ部分を通じての紫外線の侵入がほとんど無視す
ることができるようになっている。図３（ｂ）は、図５
に示される冗長用ＲＯＭのセルトランジスタの等価回路
であって、ドレイン端子１６側に所定の電圧が印加され
、ソース５がグランド端子とされ、ウエル１１は該ドレ
イン端子１６とドレイン領域４との間に接続されるドレ
イン寄生抵抗となっている。

【００１６】

【発明が解決しようとする課題】図５に示されるように
従来の冗長用ＲＯＭにおいては、ウエル領域の幅が冗長
用ＲＯＭの縮小化を阻害している。従来の冗長用ＲＯＭ
においてはセルの遮光性を保つため、メモリセルトラン
ジスタのドレイン領域を同一導電型のウエル領域を用い
て外部端子へ引き出しているが、ウエル領域の不純物濃
度が低い場合、メモリセルトランジスタのドレイン端に
かかる電圧が低下することが懸念される。例えば、ドレ
イン端にかかる電圧が著しく低下した場合、メモリセル
トランジスタには有効に書込みが行われない。そこで、
メモリセルトランジスタのドレイン端にかかる電圧の低
下を防止するため、一般にドレイン端の抵抗が上がらな
いよう同一導電型のウエル領域の幅を広くとることで対
応しており、このため同一導電型のウエル領域の幅が冗
長用ＲＯＭの縮小を阻害している。これはメモリが大容
量化、高集積化される程、メモリセルアレイのトランジ
スタとの差が目立ってくる。

【００１７】本発明はかゝる点を改善するもので、従来
の冗長用ＲＯＭセルの利点を生かしたまま、冗長用ＲＯ
Ｍセルの幅を狭くしてもドレイン端の電圧降下が大きく
ならないような構造にし、これで全体のサイズを縮小す
ることができるようにすることを目的とするものである
。

【００１８】

【課題を解決するための手段】図１に示すように本発明
ではコントロールゲート３を、フローティングゲート２
の上部だけでなく側部にもあるように形成し、該フロー
ティングゲートを充分に包むようにする。そしてソース
領域５の電極配線１５の一部を該コントロールゲートを
覆う絶縁膜上にも延ばしてシールド用被覆とする。図１
（ｂ）は平面図、同（ａ）は（ｂ）のＸ−Ｘ線部の断面
図である。

【００１９】

【作用】この図１の冗長用ＲＯＭセルを図５のそれと対
比させれば明らかなように、図１のセルは小型化さてい
る。また紫外線ＵＶを照射したときの遮光性も図５と遜
色ない程である。従来の冗長用ＲＯＭにおいては一般に
メモリセルトランジスタのドレイン端を同一導電型のウ
エル領域を用いて外部端子へと引き出しているが、これ
をウエル領域を介さずそのままメモリセルトランジスタ
のドレイン端として引き出すことで、ドレイン端にかか
る電圧の低下を防止でき、冗長用ＲＯＭセル全体のサイ
ズを縮小することができる。

【００２０】シールド用被覆１５とドレイン電極配線１
６とは接触することはできないからこれらの間に間隙Ｂ
が形成され、この間より紫外線ＵＶが入り得るが、これ
はメモリセルトランジスタのコントロールゲート３をフ
ローティングゲート２に完全に被せることで、フローテ
ィングゲートへ紫外線が入ることを防ぐことができる。 電荷（記憶）消滅は紫外線がフローティングゲートに入
射することで生じるから、これで記憶情報の消滅を回避
することができる。

【００２１】

【実施例】本発明の冗長用ＲＯＭセルの構成は図１に示
す如くであり、この図で他の図と同じ部分には同じ符号
が付してある。従って１はＰ型基板であり、２、３はそ
れぞれ冗長用ＲＯＭセルを構成するＥＰＲＯＭトランジ
スタのフローティングゲート、コントロールゲートであ
る。４、５はこのセルトランジスタのソースまたはドレ
インとなるＮ＋　型拡散領域であって、１５、１６はア
ルミニウムで形成されたソースまたはドレインの電極配
線である。ソース電極配線１５はコントロールゲート３
を覆う絶縁膜６上に延び、冗長用ＲＯＭのセルトランジ
スタの紫外線に対するシールド用被膜として機能する。

【００２２】基板上の絶縁膜６は基板の熱酸化で形成さ
れ、フィールド絶縁膜またはゲート絶縁膜になる。これ
らの上の絶縁膜６はＰＳＧ膜で構成される。シールド用
被覆１５は、ドレイン電極配線１６の引出し部およびコ
ントロールゲート３の引出部とは密着できずギャップＢ
，Ｃが生じることになるが、コントロールゲート３と基
板表面の間隔は数百オングストローム程度の極めて微小
な間隔であり、これらの間隔を通しての紫外線の侵入は
ほとんど無視できる程度であるが、これも阻止するには
従来実施例と同様に図５のＡ点に対する対策である図３
（ａ）に示した手段をとる、即ちコントロールゲート電
極、ドレインまたはソース用Ｎ＋　型拡散領域を屈曲状
態にするとよい。

【００２３】

【発明の効果】以上説明したように本発明によれば、従
来の冗長用ＲＯＭを更に縮小することができ、ＥＰＲＯ
Ｍ本体のデータ消失の際に照射される紫外線の侵入を防
止し、該ＲＯＭのセルトランジスタに設定された不良ア
ドレスデータ等の固定情報が消去されるのを確実に防止
することができる。しかも本発明においては標準のＣＭ
ＯＳ　　ＥＰＲＯＭプロセスにおいて形成が可能である
ため、特に追加工程を加える必要もなく所期のシールド
効果を確実に実現することができる。

【図面の簡単な説明】

【図１】本発明のセルトランジスタの構成を示す断面図
および平面図である。

【図２】従来のＰＲＯＭセルの構成の説明図である。

【図３】図５の一部の説明図である。

【図４】冗長用ＲＯＭを持つＰＲＯＭのブロック図およ
び回路図である。

【図５】従来の冗長用ＲＯＭセルの断面図および平面図
である。

【符号の説明】

１　　　　　　半導体基板 ４，５　　ソース、ドレイン領域 ２　　　　　　フローティングゲート ３　　　　　　コントロールゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板に形成されたソース領域（
   ５）およびドレイン領域（４）、該基板上かつ該ソース
   領域および該ドレイン領域間に絶縁層を介して設けられ
   たフローティングゲート（２）、該フローティングゲー
   ト（２）上にかつ該フローティングゲート（２）の側面
   も覆うように絶縁層を介して設けられたコントロールゲ
   ート（３）、該ソース領域および該ドレイン領域とコン
   タクトしてこれらの領域の電極配線となり、かつ一部は
   該コントロールゲートを埋める絶縁層上に延びて遮光用
   被膜となる金属層（１５，１６）を有するトランジスタ
   素子をメモリセルとして具備することを特徴とする半導
   体記憶装置。