JPH0425743B2 - - Google Patents
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- JPH0425743B2 JPH0425743B2 JP58503593A JP50359383A JPH0425743B2 JP H0425743 B2 JPH0425743 B2 JP H0425743B2 JP 58503593 A JP58503593 A JP 58503593A JP 50359383 A JP50359383 A JP 50359383A JP H0425743 B2 JPH0425743 B2 JP H0425743B2
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- JP
- Japan
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- signal
- clock
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- 230000001419 dependent effect Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/068—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Communication Control (AREA)
- Optical Communication System (AREA)
Description
技術分野
本発明は、情報の伝送が母線を通じて行なわれ
る電気通信方式において、パケツト形式の高速デ
ータを非同期受信するための装置に関する。
る電気通信方式において、パケツト形式の高速デ
ータを非同期受信するための装置に関する。
背景技術
高いデータ伝送速度をもち、かつデータがパケ
ツトとして送られ、それぞれのパケツト間は一定
の時間間隔をもつ電気通信方式、例えば光信号で
動作する通信方式では、「１」が受信されたかあ
るいは零が受信されたかを理解しかつ認識できる
ための特別の手段が必要である。光通信方式、例
えば「COST 202ゼミナー」報告書、1981年９月
に記載された方式においては、伝送速度は100メ
ガビツト／秒であり、それはパルス長は10ナノ秒
であることを意味する。一定間隔で到着する高速
パケツトの受信の従来の方法では、クロツクによ
る管理が必要であり、このことは特別の符号化と
それに付帯する帯域幅損失とを前提とする。
ツトとして送られ、それぞれのパケツト間は一定
の時間間隔をもつ電気通信方式、例えば光信号で
動作する通信方式では、「１」が受信されたかあ
るいは零が受信されたかを理解しかつ認識できる
ための特別の手段が必要である。光通信方式、例
えば「COST 202ゼミナー」報告書、1981年９月
に記載された方式においては、伝送速度は100メ
ガビツト／秒であり、それはパルス長は10ナノ秒
であることを意味する。一定間隔で到着する高速
パケツトの受信の従来の方法では、クロツクによ
る管理が必要であり、このことは特別の符号化と
それに付帯する帯域幅損失とを前提とする。
発明の開示
本発明の基本的思想は、多数決判定処理による
その後の再構成のため高速パケツトの感知及び蓄
積を可能にする装置を提供することである。
その後の再構成のため高速パケツトの感知及び蓄
積を可能にする装置を提供することである。
図面の説明
本発明を実施例について、添附の図面を参照し
て、以下に詳細に説明する。ここで、第１図は、
デイジタル通信方式のブロツク図である。第２図
は、送信機と受信機との間の伝送信号の形状を示
す信号波形図である。また第３図は本発明装置の
回路図である。
て、以下に詳細に説明する。ここで、第１図は、
デイジタル通信方式のブロツク図である。第２図
は、送信機と受信機との間の伝送信号の形状を示
す信号波形図である。また第３図は本発明装置の
回路図である。
好適実施例
第１図は、複数個の端末装置、例えば100個の
端末装置をもつ光通信方式を概略的に図解してお
り、各各の端末装置は送信機１と受信機２とを備
えている。すべての送信機及び受信機は、接続回
路４及び５を経て共通母線３に接続され、これら
の接続回路４及び５は光信号を電気通信にまたこ
の逆の変換をそれぞれ行なう。同期信号発生器６
は同期信号を共通母線を通して送りそれがすべて
の送信機及び受信機に対し利用できるようにす
る。母線上での伝送は100メガビツト／秒の速度
で行なわれ、またフレームは100タイムスロツト
で形成され、各タイムスロツトは受信機に対応
し、またこれらタイムスロツトは同期ビツトのマ
ークがつけられている。各受信機は、その基準位
置においてクロツクの助けによりデータ情報を受
信するために開かれる。このクロツクは同期ビツ
トの前に一定の間隔を置いておかれており、また
送信機は所望の受信機に対応したタイムスロツト
を選択する。32ビツトの長さをもつタイムスロツ
トの間に、16ビツトのデータパケツトがタイムス
ロツトの中央において送られる。各タイムスロツ
トは同期ビツトで始まり、そして送信機がそのタ
イムスロツトに関連した受信機に情報を送ると
き、データパケツトは８ビツト後に続く。送信機
が情報を送らないときは、データパケツトは続い
て起こらない。信号波形図は第２図に示されてい
る。上述の電気通信方式は、1981年９月の
「COST 202ゼミナー」の会議議事録に記載され
ており、それは本発明の主題ではない。
端末装置をもつ光通信方式を概略的に図解してお
り、各各の端末装置は送信機１と受信機２とを備
えている。すべての送信機及び受信機は、接続回
路４及び５を経て共通母線３に接続され、これら
の接続回路４及び５は光信号を電気通信にまたこ
の逆の変換をそれぞれ行なう。同期信号発生器６
は同期信号を共通母線を通して送りそれがすべて
の送信機及び受信機に対し利用できるようにす
る。母線上での伝送は100メガビツト／秒の速度
で行なわれ、またフレームは100タイムスロツト
で形成され、各タイムスロツトは受信機に対応
し、またこれらタイムスロツトは同期ビツトのマ
ークがつけられている。各受信機は、その基準位
置においてクロツクの助けによりデータ情報を受
信するために開かれる。このクロツクは同期ビツ
トの前に一定の間隔を置いておかれており、また
送信機は所望の受信機に対応したタイムスロツト
を選択する。32ビツトの長さをもつタイムスロツ
トの間に、16ビツトのデータパケツトがタイムス
ロツトの中央において送られる。各タイムスロツ
トは同期ビツトで始まり、そして送信機がそのタ
イムスロツトに関連した受信機に情報を送ると
き、データパケツトは８ビツト後に続く。送信機
が情報を送らないときは、データパケツトは続い
て起こらない。信号波形図は第２図に示されてい
る。上述の電気通信方式は、1981年９月の
「COST 202ゼミナー」の会議議事録に記載され
ており、それは本発明の主題ではない。
上述の形式の電気通信方式においては、従来の
手段ではデータ信号を検出することは困難であ
る。受信機は同期信号が到着したことを検出しな
ければならず、また第１のパルス状信号の連続す
るそれぞれの値を表わすデータパケツトの内容を
「１」が零かについて識別できなければならない。
手段ではデータ信号を検出することは困難であ
る。受信機は同期信号が到着したことを検出しな
ければならず、また第１のパルス状信号の連続す
るそれぞれの値を表わすデータパケツトの内容を
「１」が零かについて識別できなければならない。
上記のことは、本発明による装置の援助によつ
て遂行することができ、それは第３図に示されて
いる。母線を通つて入来する信号は遅延線７に供
給される。遅延線７は、本発明の実施例において
は10個のタツプを有する。光信号の電気信号への
変換は公知の方法で行なわれ、従つて、ここでは
受信された後電気信号に変換された信号の処理の
みについて述べる。遅延線７の２つの隣接したタ
ツプに供給される信号の間の時間間隔は、例えば
１ナノ秒である。遅延線７からの10個の出力信号
の各々は、それぞれのＤ−フリツプフロツプ８に
供給され、Ｄ−フリツプフロツプ８は共通のクロ
ツク信号により制御され、第１のクロツク源（図
示なし）からの第１のクロツクパルスである共通
のクロツク信号の位相は入力データとは無関係で
ある。Ｄ−フリツプフロツプの出力信号は、それ
ぞれ同じクロツク信号の助けによつて、それぞれ
のＤ−フリツプフロツプに関連したシフトレジス
タ９に供給される。クロツク信号はシフトレジス
タの中の情報を１ステツプずつ進める。このシフ
トレジスタは、例えば、30段階から構成され、こ
のステツプ前進は、その情報が選択された段階
（ステツプ）、例えば21番目の段階に到達したとき
に停止される。このことは、レジスタへのクロツ
ク信号の印加を論理回路１０を介して阻止するた
めの「１」信号がシフトレジスタの上記選択され
た段階である最後の段階から出されることにより
達成される。すべてのシフトレジスタにおけるス
テツプ前進が停止されると、シフトレジスタの最
終ステツプからの値は、入力、即ちサンプリング
周波数に等しい100メガビツト／秒より遅い速度
である第２のクロツクパルス周波数、例えば10M
Hzで読出されるが、この読出しは「１」を読出す
たびにカウンク１２を前進させる検出装置１１の
助けによつて行なわれる。もし、遅延線７から得
られる10個の信号のうち６個が「１」であるとき
に受信された信号が「１」であるとみなされる条
件が設定されるときは、数字の６がレジスタ１３
に書き込まれる。カウンク１２の値とレジスタ１
３の値とが比較器１４により比較され、それらが
一致する場合は、「１」が受信されたことを表わ
すための比較器１４からの出力信号が得られる。
この処理操作はパケツトの中のビツトの数に相当
する回数反復され、あるいはそれに代えて、正し
いクロツク位相及びこの位相に関連したレジスタ
を得るために低速度における同期信号ビツトの再
構成が利用される。
て遂行することができ、それは第３図に示されて
いる。母線を通つて入来する信号は遅延線７に供
給される。遅延線７は、本発明の実施例において
は10個のタツプを有する。光信号の電気信号への
変換は公知の方法で行なわれ、従つて、ここでは
受信された後電気信号に変換された信号の処理の
みについて述べる。遅延線７の２つの隣接したタ
ツプに供給される信号の間の時間間隔は、例えば
１ナノ秒である。遅延線７からの10個の出力信号
の各々は、それぞれのＤ−フリツプフロツプ８に
供給され、Ｄ−フリツプフロツプ８は共通のクロ
ツク信号により制御され、第１のクロツク源（図
示なし）からの第１のクロツクパルスである共通
のクロツク信号の位相は入力データとは無関係で
ある。Ｄ−フリツプフロツプの出力信号は、それ
ぞれ同じクロツク信号の助けによつて、それぞれ
のＤ−フリツプフロツプに関連したシフトレジス
タ９に供給される。クロツク信号はシフトレジス
タの中の情報を１ステツプずつ進める。このシフ
トレジスタは、例えば、30段階から構成され、こ
のステツプ前進は、その情報が選択された段階
（ステツプ）、例えば21番目の段階に到達したとき
に停止される。このことは、レジスタへのクロツ
ク信号の印加を論理回路１０を介して阻止するた
めの「１」信号がシフトレジスタの上記選択され
た段階である最後の段階から出されることにより
達成される。すべてのシフトレジスタにおけるス
テツプ前進が停止されると、シフトレジスタの最
終ステツプからの値は、入力、即ちサンプリング
周波数に等しい100メガビツト／秒より遅い速度
である第２のクロツクパルス周波数、例えば10M
Hzで読出されるが、この読出しは「１」を読出す
たびにカウンク１２を前進させる検出装置１１の
助けによつて行なわれる。もし、遅延線７から得
られる10個の信号のうち６個が「１」であるとき
に受信された信号が「１」であるとみなされる条
件が設定されるときは、数字の６がレジスタ１３
に書き込まれる。カウンク１２の値とレジスタ１
３の値とが比較器１４により比較され、それらが
一致する場合は、「１」が受信されたことを表わ
すための比較器１４からの出力信号が得られる。
この処理操作はパケツトの中のビツトの数に相当
する回数反復され、あるいはそれに代えて、正し
いクロツク位相及びこの位相に関連したレジスタ
を得るために低速度における同期信号ビツトの再
構成が利用される。
なお、上述した動作を要約すると次のとおりで
ある。時分割の光通信方式の信号は送信機１と受
信機２の間を母線３によつて伝送される。この方
式では、例えば100タイムスロツトをもち、各ス
ロツトは32ビツトの長さである。どのタイムスロ
ツトでも、最初に、「１」である一つの同期ビツ
トが送られ、これは同期信号発生器６により制御
される。次に、タイムスロツトの中央に16ビツト
のデータパケツトが送られる。
ある。時分割の光通信方式の信号は送信機１と受
信機２の間を母線３によつて伝送される。この方
式では、例えば100タイムスロツトをもち、各ス
ロツトは32ビツトの長さである。どのタイムスロ
ツトでも、最初に、「１」である一つの同期ビツ
トが送られ、これは同期信号発生器６により制御
される。次に、タイムスロツトの中央に16ビツト
のデータパケツトが送られる。
100メガビツト／秒という高いビツト伝送速度
のために、各ビツトが「１」であるが「０」であ
るかを正確に検出することは困難である。従つ
て、一つの実際のタイムスロツトにおけるどの到
来ビツトも遅延線７及びフリツプフロツプ８の助
けにより数回（10回）検出され、検出された複数
の値は、確定された複数の「１」又は「０」とし
てフリツプフロツプ８によりそれぞれのシフトレ
ジスタ９に供給される。フリツプフロツプは共通
のクロツク信号（第１のクロツクパルス）（クロ
ツク源は第３図に示されていない）により制御さ
れる。到来するビツトは次々と検出されて、同期
ビツトの「１」が各スフトレジスタ９の最後の段
階（ステツプ）に到達するまでシフトレジスタ９
内においてステツプが進められる。この最後の段
階（ステツプ）は「１」信号を論理回路１０の停
止入力に与え、これによりフリツプフロツプ８へ
のクロツクパルスを停止させる。もし、実際のタ
イムスロツトの総てのビツトがそれぞれのフリツ
プフロツプ８で正しく検出されると、全く同じ内
容が総てのスフトレジスタ９に存在することにな
る。このことが常に生じるとは限らず、従つて伝
送されたビツト毎に検出装置１１、カウンタ１
２、レジスタ１３及び比較器１４の助けにより多
数決が行われる。この多数決は残りの99個でタイ
ムスロツトの伝送中に、むしろゆつくり行われ
る。検出装置１１は、シフトレジスタ９毎の最終
段階（スナツプ）における「１」又は「０」の値
に検出し、「１」を検出する度にカウンタ１２を
進め、そして多数決が比較器における比較によつ
て行われる。検出装置１１は、周波数10メガヘル
ツ／秒のクロツク信号（第２のクロツクパルス）
により制御される。多数決は現実のタイムスロツ
トにおけるビツト毎に反復される。
のために、各ビツトが「１」であるが「０」であ
るかを正確に検出することは困難である。従つ
て、一つの実際のタイムスロツトにおけるどの到
来ビツトも遅延線７及びフリツプフロツプ８の助
けにより数回（10回）検出され、検出された複数
の値は、確定された複数の「１」又は「０」とし
てフリツプフロツプ８によりそれぞれのシフトレ
ジスタ９に供給される。フリツプフロツプは共通
のクロツク信号（第１のクロツクパルス）（クロ
ツク源は第３図に示されていない）により制御さ
れる。到来するビツトは次々と検出されて、同期
ビツトの「１」が各スフトレジスタ９の最後の段
階（ステツプ）に到達するまでシフトレジスタ９
内においてステツプが進められる。この最後の段
階（ステツプ）は「１」信号を論理回路１０の停
止入力に与え、これによりフリツプフロツプ８へ
のクロツクパルスを停止させる。もし、実際のタ
イムスロツトの総てのビツトがそれぞれのフリツ
プフロツプ８で正しく検出されると、全く同じ内
容が総てのスフトレジスタ９に存在することにな
る。このことが常に生じるとは限らず、従つて伝
送されたビツト毎に検出装置１１、カウンタ１
２、レジスタ１３及び比較器１４の助けにより多
数決が行われる。この多数決は残りの99個でタイ
ムスロツトの伝送中に、むしろゆつくり行われ
る。検出装置１１は、シフトレジスタ９毎の最終
段階（スナツプ）における「１」又は「０」の値
に検出し、「１」を検出する度にカウンタ１２を
進め、そして多数決が比較器における比較によつ
て行われる。検出装置１１は、周波数10メガヘル
ツ／秒のクロツク信号（第２のクロツクパルス）
により制御される。多数決は現実のタイムスロツ
トにおけるビツト毎に反復される。
伝送される信号は、単純な「１」又は「０」振
幅のパルス状信号であり、これらは伝送中に歪む
ことがある。これらのパルスはフリツプフロツプ
８により検出され、そしてこれにより明確な
「１」又は「０」パルスに変換される。検出装置
１１は、シフトレジスタ９を順次に読出す。
幅のパルス状信号であり、これらは伝送中に歪む
ことがある。これらのパルスはフリツプフロツプ
８により検出され、そしてこれにより明確な
「１」又は「０」パルスに変換される。検出装置
１１は、シフトレジスタ９を順次に読出す。
Claims (1)
- 【特許請求の範囲】 １ 送信機と受信機とが共通母線を通じ選択され
たタイムスロツトで相互に通信するようにされた
電気通信装置における受信機によりパケツト形式
の高速二値データを非同期で受信する装置であつ
て、 第１のパルス状信号の連続するそれぞれの値を
検出しかつ複数のタツプを有する遅延線７と、 各入力が前記タツプの１つに接続されかつ第１
のクロツク源から与えられる第１のクロツクパル
スにより周期的にステツプが進められる複数のシ
フトレジスタ９と、 それぞれが前記シフトレジスタの１つに従属し
前記ステツプを進める第１のクロツクパルスを各
シフトレジスタに送る論理回路１０と、 すべてのシフトレジスタにおける同一のステツ
プ番目の選択されたステツプを前記論理回路１０
の停止入力に接続する接続線であつて、これによ
り「１」が前記選択されたステツプに到達すると
前記ステツプを進める第１のクロツクパルスを停
止させ、 前記選択されたそれぞれのステツプに接続さ
れ、前記それぞれのステツプの「１」の値を記憶
するレジスタ１１と、 前記レジスタ１１に記憶されたそれぞれの
「１」がサンプリング周波数より低い第２のクロ
ツクパルス周波数で供給され、前記第１のパルス
状信号の周期より長い時間の間発生するパルスの
「１」のすべてを計数するカウンタ１２と、 前記計数値を所定の値と比較し、前記計数値が
前記所定値と等しいか又は大きいときに信号を発
生する比較器１４と、 を含むことを特徴とするパケツト形式の高速二値
データを非同期で受信する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8206387-6 | 1982-11-10 | ||
| SE8206387A SE434449B (sv) | 1982-11-10 | 1982-11-10 | Anordning for mottagning av hoghastighetsdata i paketform |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59502009A JPS59502009A (ja) | 1984-11-29 |
| JPH0425743B2 true JPH0425743B2 (ja) | 1992-05-01 |
Family
ID=20348527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58503593A Granted JPS59502009A (ja) | 1982-11-10 | 1983-11-08 | パケツト形式の高速デ−タを受信する装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4771421A (ja) |
| EP (1) | EP0124576B1 (ja) |
| JP (1) | JPS59502009A (ja) |
| AU (1) | AU564314B2 (ja) |
| CA (1) | CA1205586A (ja) |
| DE (1) | DE3373169D1 (ja) |
| DK (1) | DK161286C (ja) |
| FI (1) | FI81226C (ja) |
| IT (1) | IT1169665B (ja) |
| SE (1) | SE434449B (ja) |
| WO (1) | WO1984002045A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876699A (en) * | 1988-05-06 | 1989-10-24 | Rockwell International Corporation | High speed sampled data digital phase detector apparatus |
| US5557616A (en) * | 1992-04-02 | 1996-09-17 | Applied Digital Access, Inc. | Frame synchronization in a performance monitoring and test system |
| US8601903B1 (en) * | 1999-09-14 | 2013-12-10 | Huf Hülsbeck & Fürst Gmbh & Co. Kg | Closing system, especially for motor vehicles |
| GB2375274A (en) * | 2001-03-27 | 2002-11-06 | Acuid Corp Ltd | Receiver with automatic skew compensation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783250A (en) * | 1972-02-25 | 1974-01-01 | Nasa | Adaptive voting computer system |
| SE375424B (ja) * | 1973-08-10 | 1975-04-14 | Ellemtel Utvecklings Ab | |
| FR2333393A1 (fr) * | 1975-11-28 | 1977-06-24 | Ibm France | Procede et disposition de detection de porteuse |
| DE2740840A1 (de) * | 1977-08-09 | 1979-02-22 | Bbc Brown Boveri & Cie | Anlage zur ueberwachung der aussagekraft von auf einer anzahl n funktionell parallelgeschalteter datenkanaelen aufgebrachter elektrischer daten sowie deren verwendung |
-
1982
- 1982-11-10 SE SE8206387A patent/SE434449B/sv not_active IP Right Cessation
-
1983
- 1983-11-04 IT IT23586/83A patent/IT1169665B/it active
- 1983-11-08 CA CA000440718A patent/CA1205586A/en not_active Expired
- 1983-11-08 AU AU22079/83A patent/AU564314B2/en not_active Ceased
- 1983-11-08 JP JP58503593A patent/JPS59502009A/ja active Granted
- 1983-11-08 WO PCT/SE1983/000383 patent/WO1984002045A1/en not_active Ceased
- 1983-11-08 DE DE8383903612T patent/DE3373169D1/de not_active Expired
- 1983-11-08 EP EP83903612A patent/EP0124576B1/en not_active Expired
-
1984
- 1984-06-25 FI FI842550A patent/FI81226C/sv not_active IP Right Cessation
- 1984-07-09 DK DK336784A patent/DK161286C/da not_active IP Right Cessation
-
1986
- 1986-07-09 US US06/883,549 patent/US4771421A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1205586A (en) | 1986-06-03 |
| DK161286C (da) | 1991-12-02 |
| SE8206387D0 (sv) | 1982-11-10 |
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| FI842550A7 (fi) | 1984-06-25 |
| DE3373169D1 (en) | 1987-09-24 |
| EP0124576A1 (en) | 1984-11-14 |
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| FI842550A0 (fi) | 1984-06-25 |
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| FI81226C (sv) | 1990-09-10 |
| EP0124576B1 (en) | 1987-08-19 |
| WO1984002045A1 (en) | 1984-05-24 |
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| DK336784A (da) | 1984-07-09 |
| US4771421A (en) | 1988-09-13 |
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