JPH04258162A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴを有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の１［ｂｉｔ］の情報
を記憶するメモリセルは相補性データ線とワード線との
交差部に配置される。メモリセルは基本的に情報蓄積部
としてのフリップフロップ回路（差動増幅回路）及び転
送用ＭＯＳＦＥＴで構成される。転送用ＭＯＳＦＥＴは
、フリップフロップ回路の入出力端子と相補性データ線
との間に配置され、ワード線により動作が制御される。 前記フリップフロップ回路は例えば２個の駆動用ＭＯＳ
ＦＥＴ及び２個の負荷素子で構成される。

【０００３】前記ＳＲＡＭは、外部装置からのアドレス
信号が入力されると、アドレスバッファ回路、プリデコ
ーダ回路、デコーダ回路の夫々を介在し、所定のアドレ
スのメモリセルが選択される。情報の書込み動作におい
ては、外部装置から情報１又は情報０が入力され、入力
バッファ回路、書込みドライバ回路の夫々を介在し、選
択されたメモリセルに情報が書込まれる。入力バッファ
回路、書込みドライバ回路の夫々の動作はコントロール
バッファ回路から出力される制御系信号で制御される。 コントロールバッファ回路には、外部装置からカラムア
ドレスストローブ信号、ライトイネーブル信号、アウト
プットイネーブル信号等の制御系信号が入力される。

【０００４】一方、情報の読出し動作においては、アド
レス信号で選択されたメモリセルの情報をセンスアンプ
回路で判定しかつ増幅し、この増幅された情報を出力バ
ッファ回路を介在して外部装置に出力する。出力バッフ
ァ回路の動作は前述のコントロールバッファ回路から出
力される制御系信号で制御される。

【０００５】前記アドレスバッファ回路、入力バッファ
回路、書込みドライバ回路、センスアンプ回路等の回路
は、ＳＲＡＭの周辺回路として、ＳＲＡＭのメモリセル
アレイの周囲に配置される。これらの周辺回路は、高集
積化及び低消費電力化を目的として、相補型ＭＯＳＦＥ
Ｔ（ＣＭＯＳ）を主体に構成される。

【０００６】この種のＳＲＡＭは、一般的に単一動作電
源電圧例えば５［Ｖ］動作電源電圧で駆動されるが、今
後、低消費電力化を主目的として、複数動作電源電圧で
駆動される傾向にある。ＳＲＡＭの入力バッファ回路、
出力バッファ回路、コントロールバッファ回路、書込み
ドライバ回路、センスアンプ回路、メモリセル等は、回
路の安定動作や高速動作が要求されるので、５［Ｖ］動
作電源電圧で駆動される。ＳＲＡＭのアドレスバッファ
回路、プリデコーダ回路の夫々は、情報の書込み動作又
は読出し動作つまり１回の動作サイクル中において、１
度に動作する回路数（素子数）が多いので、回路動作中
での低消費電力化が要求され、降圧動作電源電圧で駆動
される。降圧動作電源電圧は、ＳＲＡＭに降圧回路が搭
載され、ＳＲＡＭに供給される５［Ｖ］動作電源電圧を
前述の降圧回路で例えば４［Ｖ］に降圧することで得ら
れる。

【０００７】なお、一般的なＳＲＡＭについては、例え
ば、株式会社　　サイエンスフォーラム、超ＬＳＩデバ
イスハンドブック、昭和５８年１１月２８日発行、第３
０５頁以降に記載される。

【０００８】

【発明が解決しようとする課題】（１）前記ＳＲＡＭの
周辺回路を構成するすべての若しくは一部の相補型ＭＯ
ＳＦＥＴ、メモリセルの転送用ＭＯＳＦＥＴ若しくは駆
動用ＭＯＳＦＥＴの少なくともいずれか一方の夫々はＬ
ＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
が採用される。ＬＤＤ構造を採用するＭＯＳＦＥＴはド
レイン領域のチャネル形成領域側の不純物濃度がそれ以
外の領域に比べて低く設定される。つまり、ＬＤＤ構造
を採用するＭＯＳＦＥＴは、ドレイン領域とチャネル形
成領域との間に形成されるｐｎ接合部分の不純物濃度勾
配を緩和し、電界強度を緩和できるので、ホットキャリ
アの発生量を低減し、しきい値電圧の劣化を防止できる
。ＭＯＳＦＥＴへのＬＤＤ構造の採用は、高集積化によ
る微細化に基づき、チャネル長の縮小化及びゲート絶縁
膜の薄膜化がなされるにしたがい必要な要件となる。

【０００９】ＳＲＡＭに複数動作電源電圧方式（降圧動
作電源電圧）を採用すると、アドレスバッファ回路、プ
リデコーダ回路等、４［Ｖ］降圧動作電源電圧で駆動さ
れる回路において、ＭＯＳＦＥＴのソース領域−ドレイ
ン領域間に流れる電流量が減少し、ＭＯＳＦＥＴの駆動
能力が低下する。

【００１０】特に、ＬＤＤ構造を採用するＭＯＳＦＥＴ
は、ドレイン領域のチャネル形成領域側の不純物濃度が
低く設定され、この領域の寄生抵抗値が増大するので、
駆動能力の低下が著しい。

【００１１】（２）また、前記ＭＯＳＦＥＴの駆動能力
を向上する目的で、ＭＯＳＦＥＴのドレイン領域のチャ
ネル形成領域側の不純物濃度が高く設定されると、５［
Ｖ］動作電源電圧で駆動する回路具体的には入力バッフ
ァ回路、書込みドライバ回路等の消費電力が増大する。 つまり、ＬＤＤ構造を採用するＭＯＳＦＥＴは、ドレイ
ン領域のチャネル形成領域側の不純物濃度が高くなり、
この領域の寄生抵抗値が低減されるので、ソース領域−
ドレイン領域間に流れる電流量が増大する。

【００１２】しかも、このＬＤＤ構造を採用するＭＯＳ
ＦＥＴは、ドレイン領域とチャネル形成領域との間に形
成されるｐｎ接合部分の不純物濃度勾配が急峻になり、
電界強度が高くなるので、ホットキャリアの発生量が増
大し、しきい値電圧が劣化する。

【００１３】（３）また、マイクロコンピュータシステ
ムに組込まれるＳＲＡＭにおいては情報入力信号として
ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ
　Ｌｏｇｉｃ）動作レベルを許容した方式で開発される
。現在、ＴＴＬ動作レベルはロウレベル側が０．８［Ｖ
］、ハイレベル側が　２．２［Ｖ］に標準化されている
。入力バッファ回路の情報入力信号の初段回路がＮＯＴ
回路（ＣＭＯＳインバータ回路）で構成される場合、ｐ
チャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴの夫々
は約０．５〜０．６［Ｖ］前後のしきい値電圧に設定さ
れる。

【００１４】このため、入力バッファ回路の初段回路で
あるＮＯＴ回路は、ＴＴＬ動作レベルのハイレベルが入
力されると、ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯ
ＳＦＥＴのいずれもが導通し（ＯＮ状態になり）、５［
Ｖ］動作電源電圧と接地電圧（０［Ｖ］）との間に直流
的な貫通電流が流れる。この貫通電流は、回路動作に直
接寄与しない無駄な電流であるので、消費電力の増大を
招く。また、貫通電流は、ＭＯＳＦＥＴのソース領域−
ドレイン領域間に流れる電流が多くなるので、ホットキ
ャリアの発生量が増大し、ＭＯＳＦＥＴのしきい値電圧
の劣化を生じる。この種の問題点は、単一動作電源電圧
が供給されるＳＲＡＭの場合、アドレスバッファ回路の
初段回路においても同様に発生する。

【００１５】（４）また、ＳＲＡＭは、動作速度の高速
化を目的として、アドレスバッファ回路の近傍にそれに
直結されたＡＴＤ（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉ
ｏｎ　Ｄｅｔｅｃｔｉｏｎ　）回路を搭載する傾向にあ
る。ＡＴＤ回路は、例えば、アドレスバッファ回路に入
力されるアドレス信号の切換わりを検知し、この検知に
基づきセンスアンプ回路の差動増幅回路の入力信号レベ
ルを中間にイコライズする制御信号を出力する。センス
アンプ回路の入力信号レベルが中間にイコライズされる
と、メモリセルに記憶された情報である微小電位を前述
の入力信号レベルの中間からハイレベル側、ロウレベル
側のいずれかに増幅する速度を速くできるので、センス
アンプ回路の動作速度の高速化が図れる。

【００１６】前記センスアンプ回路の入力信号レベルの
中間へのイコライズはセンスアンプ回路の一対の入出力
信号端子間を短絡するトランスミッション回路で行われ
る。トランスミッション回路は、ｎチャネルＭＯＳＦＥ
Ｔ、ｐチャネルＭＯＳＦＥＴの夫々のソース領域を相互
に短絡するとともに、ドレイン領域を相互に短絡する構
造であり、双方向に電流が流れる。

【００１７】前述のＡＴＤ回路は、情報の書込み動作又
は読出し動作つまり１回の動作サイクル中において、ア
ドレスバッファ回路等他の周辺回路の動作回数に比べて
動作回数が多く（周波数が高く）、動作頻度が高い。ま
た、ＡＴＤ回路は、情報の書込み動作、読出し動作等の
いずれの動作サイクルにおいても動作するので、動作頻
度が高い。つまり、ＭＩＳＦＥＴのソース領域−ドレイ
ン領域間に電流が流れる回数が多い。このため、単一動
作電源電圧で駆動されるＳＲＡＭの場合、ＡＴＤ回路に
おいて、消費電力の増大を招き、或いはホットキャリア
の発生量の増大に基づくＭＯＳＦＥＴのしきい値電圧の
劣化を生じる。

【００１８】また、同様に、単一動作電源電圧で駆動さ
れるＳＲＡＭの場合、前記センスアンプ回路に組込まれ
たトランスミッション回路は、双方向に電流が流れ、こ
の交流的ストレスが加わると、直流的なストレスが加わ
る場合に比べて、ホットキャリアの発生に基づくしきい
値電圧の劣化が著しい。

【００１９】本発明の目的は、複数のＭＩＳＦＥＴに相
互に異なる動作電源電圧が供給される半導体集積回路装
置において、高い動作電源電圧が供給されるＭＩＳＦＥ
Ｔの低消費電力化を図るとともに、低い動作電源電圧が
供給されるＭＩＳＦＥＴの駆動能力を向上することが可
能な技術を提供することにある。

【００２０】本発明の他の目的は、複数のＭＩＳＦＥＴ
に相互に異なる動作電源電圧が供給される半導体集積回
路装置において、高い動作電源電圧が供給されるＭＩＳ
ＦＥＴ、低い動作電源電圧が供給されるＭＩＳＦＥＴの
夫々のホットキャリア耐圧を向上することが可能な技術
を提供することにある。

【００２１】本発明の他の目的は、動作時の貫通電流量
が大きいＭＩＳＦＥＴを有する半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴの動作時の消費電力を低減する
ことが可能な技術を提供することにある。

【００２２】本発明の他の目的は、動作時の貫通電流量
が大きいＭＩＳＦＥＴを有する半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴのホットキャリア耐圧を向上す
ることが可能な技術を提供することにある。

【００２３】本発明の他の目的は、動作回数が多い（動
作頻度の高い）ＭＩＳＦＥＴを有する半導体集積回路装
置において、前記ＭＩＳＦＥＴの動作時の消費電力を低
減することが可能な技術を提供することにある。

【００２４】本発明の他の目的は、動作回数が多いＭＩ
ＳＦＥＴを有する半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのホットキャリア耐圧を向上することが可能
な技術を提供することにある。

【００２５】本発明の他の目的は、双方向に電流が流れ
るＭＩＳＦＥＴを有する半導体集積回路装置において、
前記ＭＩＳＦＥＴの動作時の消費電力を低減することが
可能な技術を提供することにある。

【００２６】本発明の他の目的は、双方向に電流が流れ
るＭＩＳＦＥＴを有する半導体集積回路装置において、
前記ＭＩＳＦＥＴのホットキャリア耐圧を向上すること
が可能な技術を提供することにある。

【００２７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００２９】（１）ＭＩＳＦＥＴを有する半導体集積回
路装置において、第１動作電源電圧を供給する第１ＭＩ
ＳＦＥＴ、及び前記第１動作電源電圧に比べて低い第２
動作電源電圧を供給する、前記第１ＭＩＳＦＥＴと同一
チャネル導電型の第２ＭＩＳＦＥＴを構成し、前記第１
ＭＩＳＦＥＴのソース領域又はドレイン領域のチャネル
形成領域側の不純物濃度に比べて、前記第２ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域のチャネル形成領域側
の不純物濃度を高く構成する。前記第１ＭＩＳＦＥＴ、
第２ＭＩＳＦＥＴの夫々はＬＤＤ構造で構成される。

【００３０】（２）第１ＭＩＳＦＥＴ、及びこの第１Ｍ
ＩＳＦＥＴと同一チャネル導電型で構成されかつ第１Ｍ
ＩＳＦＥＴに比べて動作時の貫通電流量が大きい第２Ｍ
ＩＳＦＥＴを有する半導体集積回路装置において、前記
第１ＭＩＳＦＥＴのソース領域又はドレイン領域のチャ
ネル形成領域側の不純物濃度に比べて、前記第２ＭＩＳ
ＦＥＴのソース領域又はドレイン領域のチャネル形成領
域側の不純物濃度を低く構成する。

【００３１】（３）第１ＭＩＳＦＥＴ、及びこの第１Ｍ
ＩＳＦＥＴと同一チャネル導電型で構成されかつ第１Ｍ
ＩＳＦＥＴに比べて動作回数が多い第２ＭＩＳＦＥＴを
有する半導体集積回路装置において、前記第１ＭＩＳＦ
ＥＴのソース領域又はドレイン領域のチャネル形成領域
側の不純物濃度に比べて、前記第２ＭＩＳＦＥＴのソー
ス領域又はドレイン領域のチャネル形成領域側の不純物
濃度を低く構成する。

【００３２】（４）ソース領域−ドレイン領域間に一方
向に電流が流れる第１ＭＩＳＦＥＴ、及びこの第１ＭＩ
ＳＦＥＴと同一チャネル導電型で構成されかつソース領
域−ドレイン領域間に双方向に電流が流れる第２ＭＩＳ
ＦＥＴを有する半導体集積回路装置において、前記第１
ＭＩＳＦＥＴのソース領域又はドレイン領域のチャネル
形成領域側の不純物濃度に比べて、前記第２ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域のチャネル形成領域側
の不純物濃度を低く構成する。

【００３３】

【作用】上述した手段（１）によれば、前記第１ＭＩＳ
ＦＥＴに高い電源電圧である第１動作電源電圧を供給し
、ソース領域−ドレイン領域間に流れる電流量を増加し
、第１ＭＩＳＦＥＴの動作速度の高速化を図れるととも
に、第１ＭＩＳＦＥＴのソース領域又はドレイン領域の
チャネル形成領域側の不純物濃度を低く設定し（ソース
領域又はドレイン領域のチャネル形成領域側の寄生抵抗
値を増加し）、ソース領域−ドレイン領域間に流れる電
流量を低減し、消費電力を低減でき、前記第２ＭＩＳＦ
ＥＴに低い電源電圧である第２動作電源電圧（降圧電源
）を供給し、ソース領域−ドレイン領域間に流れる電流
量を低減し、消費電力を低減できるとともに、第２ＭＩ
ＳＦＥＴのソース領域又はドレイン領域のチャネル形成
領域側の不純物濃度を高く設定し（ソース領域又はドレ
イン領域のチャネル形成領域側の寄生抵抗値を低減し）
、第２ＭＩＳＦＥＴのソース領域−ドレイン領域間に流
れる電流量を増加し、第２ＭＩＳＦＥＴの駆動能力を増
加できるので、半導体集積回路装置の動作速度の高速化
、低消費電力化及び高駆動能力化を図れる。

【００３４】また、前記高い電源電圧である第１動作電
源電圧が供給される第１ＭＩＳＦＥＴのドレイン領域と
チャネル形成領域との間に形成されるｐｎ接合部分の不
純物濃度勾配を緩和し、ドレイン領域の近傍の電界強度
を緩和できるので、ホットキャリアの発生量を低減し、
第１ＭＩＳＦＥＴのしきい値電圧の劣化を防止できると
ともに、前記低い電源電圧である第２動作電源電圧が供
給される第２ＭＩＳＦＥＴのソース領域−ドレイン領域
間に流れる電流量が低減されるので、ホットキャリアの
発生量を低減し、しきい値電圧の劣化を防止できる。

【００３５】上述した手段（２）によれば、前記第２Ｍ
ＩＳＦＥＴのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し（寄生抵抗値を増加
し）、ソース領域−ドレイン領域間に流れる電流量を低
減できるので、消費電力を低減できる。

【００３６】また、前記第２ＭＩＳＦＥＴのドレイン領
域とチャネル形成領域との間に形成されるｐｎ接合部分
の不純物濃度勾配を緩和し、ドレイン領域の近傍の電界
強度を緩和できるので、ホットキャリアの発生量を低減
し、第２ＭＩＳＦＥＴのしきい値電圧の劣化を防止でき
る。

【００３７】上述した手段（３）によれば、前記第２Ｍ
ＩＳＦＥＴのソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し、ソース領域−ドレ
イン領域間に流れる電流量を低減できるので、消費電力
を低減できる。

【００３８】また、前記第２ＭＩＳＦＥＴのドレイン領
域とチャネル形成領域との間に形成されるｐｎ接合部分
の不純物濃度勾配を緩和し、ドレイン領域の近傍の電界
強度を緩和できるので、ホットキャリアの発生量を低減
し、第２ＭＩＳＦＥＴのしきい値電圧の劣化を防止でき
る。

【００３９】上述した手段（４）によれば、前記第２Ｍ
ＩＳＦＥＴのドレイン領域とチャネル形成領域との間に
形成されるｐｎ接合部分の不純物濃度勾配を緩和し、ド
レイン領域の近傍の電界強度を緩和できるので、ホット
キャリアの発生量を低減し、第２ＭＩＳＦＥＴのしきい
値電圧の劣化を防止できる。

【００４０】また、前記第２ＭＩＳＦＥＴのソース領域
又はドレイン領域のチャネル形成領域側の不純物濃度を
低く設定し、ソース領域−ドレイン領域間に流れる電流
量を低減できるので、消費電力を低減できる。

【００４１】以下、本発明の構成について、ＡＴＤ回路
を搭載するＳＲＡＭに本発明を適用した実施例とともに
説明する。

【００４２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００４３】

【実施例】（実　施　例　１）本実施例１は、降圧回路
を有する（複数動作電源電圧方式を採用する）ＳＲＡＭ
に本発明を適用した、本発明の第１実施例である。

【００４４】本発明の実施例１であるＳＲＡＭの構成を
図１（ブロック回路図）で示す。

【００４５】図１に示すように、ＳＲＡＭは、メモリセ
ルアレイ１の周囲に、デコーダ回路２、書込みドライバ
回路１２、センスアンプ回路１２の夫々の直接周辺回路
が配置される。直接周辺回路はメモリセルアレイ１に配
置されるメモリセル（２４）の情報書込み動作、情報読
出し動作の夫々を直接制御する。

【００４６】デコーダ回路２は、図１に簡略的に示して
あるが、実際にはワード線（ＷＬ）を選択するＸ系デコ
ーダ回路及び相補性データ線（ＤＬ）を選択するＹ系デ
コーダ回路で構成される。このデコーダ回路２には、ア
ドレスバッファ回路３、プリデコーダ回路５の夫々を順
次介在し、外部端子（ボンディングパッド）７に外部装
置から供給されるアドレス信号Ａ０　〜Ａｎ　が供給さ
れる。前述のデコーダ回路２と同様に、アドレス信号Ａ
、アドレスバッファ回路３、プリデコーダ回路５の夫々
は、図１に簡略的に示してあるが、いずれもＸ系デコー
ダ回路に接続されるＸ系回路及びＹ系デコーダ回路に接
続されるＹ系回路で構成される。

【００４７】アドレスバッファ回路３は、図２（アドレ
ス系回路の詳細回路図）に示すように、アドレス信号Ａ
が印加される外部端子７毎にそれに連結された複数個の
アドレスバッファ回路３Ａ，３Ｂ，…で構成される。こ
の複数個のアドレスバッファ回路３Ａ，３Ｂ，…の夫々
はＮＯＴ回路（インバータ回路）を複数段直列に連結し
て構成される。本実施例においては、この段数に限定さ
れないが、複数個のアドレスバッファ回路３Ａ，３Ｂ，
…の夫々は４段のＮＯＴ回路を直列に連結して構成され
る。

【００４８】前記ＮＯＴ回路はｐチャネルＭＩＳＦＥＴ
及びｎチャネルＭＩＳＦＥＴすなわち相補型ＭＩＳＦＥ
Ｔ（ＣＭＯＳ）で構成される。この相補型ＭＩＳＦＥＴ
のｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴの
夫々のゲート電極は、初段回路３Ａ１においては外部端
子７に、次段回路及びそれ以降は前段回路の出力端子に
夫々接続される。ｐチャネルＭＩＳＦＥＴ、ｎチャネル
ＭＩＳＦＥＴの夫々のドレイン領域は、相互に接続され
、次段回路への出力端子を構成する。ｐチャネルＭＩＳ
ＦＥＴのソース領域には降圧動作電源電圧ＶｃｃＬが供
給される。ｎチャネルＭＩＳＦＥＴのソース領域には接
地電圧（ＧＮＤ）Ｖｓｓが供給される。

【００４９】前記降圧動作電源電圧ＶｃｃＬは基本的に
１回の動作サイクル中での動作回路数が多い若しくは回
路動作回数が多い（動作頻度が高い又は周波数が高い）
回路での消費電力の低減化を目的として使用される。こ
の降圧動作電源電圧ＶｃｃＬは、図１に示すように、外
部端子７に供給される動作電源電圧ＶｃｃＨが動作電源
配線１０を通して降圧回路９に供給され、この降圧回路
９で形成される。降圧回路９で形成された降圧動作電源
電圧ＶｃｃＬは降圧電源配線１１を通してアドレスバッ
ファ回路３に供給される。このアドレスバッファ回路３
は１回の動作サイクル中での動作回路数が多い回路であ
る。前記動作電源電圧ＶｃｃＨは例えば５［Ｖ］（例え
ばマイクロコンピュータシステムで使用される共通動作
電源電圧）を使用する。前記降圧動作電源電圧ＶｃｃＬ
は例えば４［Ｖ］を使用する。前記接地電圧Ｖｓｓは例
えば０［Ｖ］（前記システムで使用される共通接地電圧
）を使用する。したがって、本実施例のＳＲＡＭは、動
作電源電圧ＶｃｃＨ及び降圧動作電源電圧ＶｃｃＬの２
種類の電源を使用する、複数動作電源電圧方式を採用す
る。

【００５０】前記プリデコーダ回路５は、図２に示すよ
うに、ＮＡＮＤ回路、ＮＯＴ回路の夫々を直列に連結し
た回路を複数組配置して構成される。プリデコーダ回路
５のＮＡＮＤ回路、ＮＯＴ回路の夫々は基本的に相補型
ＭＩＳＦＥＴで構成される。プリデコーダ回路５はアド
レスバッファ回路３と同様に１回の動作サイクル中での
動作回路数が多いので、プリデコーダ回路５を構成する
相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴのソース
領域には前記降圧動作電源電圧ＶｃｃＬが供給される。

【００５１】プリデコーダ回路５のＮＡＮＤ回路の入力
信号端子はアドレス信号線１８に接続される。このアド
レス信号線１８は前述のアドレスバッファ回路３の出力
信号端子に接続される。

【００５２】また、プリデコーダ回路５の出力信号端子
は前述のデコーダ回路２の初段回路２Ａ例えばＮＯＴ回
路の入力信号端子に接続される。デコーダ回路２の初段
回路２Ａ、その次段回路及びそれ以降の回路は、基本的
に回路動作の安定性、回路動作の高速性を目的として、
相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴのソース
領域には動作電源電圧ＶｃｃＨが供給される。

【００５３】図１、図２の夫々に示すように、前記アド
レスバッファ回路３の近傍にはそれに連結されたＡＴＤ
回路４が構成される。ＡＴＤ回路４は、アドレスバッフ
ァ回路３に入力されるアドレス信号Ａの切換わりを検知
し、この検知に基づきセンスアンプ回路１２の差動増幅
回路（１２Ａ，１２Ｂ，１２Ｃ）の入力信号レベルを中
間にイコライズする制御信号φＡＴＤ　を出力する。こ
の制御信号φＡＴＤ　に基づき、センスアンプ回路１２
の入力信号レベルが中間にイコライズされると、メモリ
セル（２４）に記憶された情報である微小電位を前述の
中間レベルからハイレベル側、ロウレベル側のいずれか
に増幅する速度を速くできる。つまり、ＡＴＤ回路４は
センスアンプ回路１２の動作速度すなわち情報の読出し
動作速度を速くできる。

【００５４】ＡＴＤ回路４は、図２に示すように、複数
個のアドレスバッファ回路３Ａ，３Ｂ，…毎に配置され
た複数個のＡＴＤ回路４Ａ，４Ｂ，…で構成される。複
数個のＡＴＤ回路４Ａ，４Ｂ，…の夫々は複数個のＮＯ
Ｒ回路と複数個のＮＯＴ回路とを組合せて構成され、こ
のＮＯＲ回路、ＮＯＴ回路の夫々は基本的には相補型Ｍ
ＩＳＦＥＴで構成される。ＡＴＤ回路４は、情報の書込
み動作又は情報の読出し動作つまり１回の動作サイクル
中、複数回の動作が行われる。つまり、アドレスバッフ
ァ回路３に入力されるアドレス信号Ａのハイレベルから
ロウレベル若しくはロウレベルからハイレベルへの１回
の切換えに対して、ＡＴＤ回路４はロウレベルからハイ
レベル及びハイレベルからロウレベルの２回の切換えを
行う（パルス状の制御信号φＡＴＤ　を出力する）。ま
た、ＡＴＤ回路４は、情報の書込み動作、情報の読出し
動作等のいずれの動作サイクルにおいても、アドレス信
号Ａの切換わりがあれば動作する。つまり、ＳＲＡＭに
おいて、ＡＴＤ回路４は、最も回路動作回数が多い回路
であり、最も動作頻度が高い回路である。したがって、
ＡＴＤ回路４のＮＯＲ回路、ＮＯＴ回路の夫々の相補型
ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴのソース領域に
は基本的に降圧動作電源電圧ＶｃｃＬが供給される。

【００５５】ＡＴＤ回路４の入力信号端子はアドレスバ
ッファ回路３の初段回路（例えば３Ａ１）の出力信号端
子若しくは次段回路の入力信号端子に接続される。ＡＴ
Ｄ回路４の出力信号端子はＡＴＤデコーダ回路６の入力
信号端子に接続される。ＡＴＤデコーダ回路６はＮＯＲ
回路、ＮＯＴ回路の夫々を直列に連結して構成される。 ＡＴＤデコーダ回路６は、ＡＴＤ回路４の動作毎にＡＴ
Ｄ回路４から出力される制御信号φＡＴＤ　を入力し、
しかもこの制御信号φＡＴＤ　をセンスアンプ回路１２
に出力するので、回路動作回数が多くなる。したがって
、ＡＴＤデコーダ回路６のＮＯＲ回路、ＮＯＴ回路の夫
々の相補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴのソ
ース領域には降圧動作電源電圧ＶｃｃＬが供給される。

【００５６】前述のアドレスバッファ回路３、プリデコ
ーダ回路５、ＡＴＤ回路４、ＡＴＤデコーダ回路６の夫
々は、直接周辺回路であるデコーダ回路２を制御する間
接周辺回路を構成する。

【００５７】前記書込みドライバ回路１２は、図１に示
すように、入力バッファ回路１４を介在し、外部端子１
５から供給される情報入力信号Ｉ０　〜Ｉｎ　が入力さ
れる。また、書込みドライバ回路１２はコントロールバ
ッファ回路１６から出力される情報の書込み動作を制御
する制御系信号が入力される。コントロールバッファ回
路１６には、外部端子１７を介在し、外部装置からのカ
ラムアドレスストローブ信号ＣＳ＊（＊は反転信号を表
わす、以下同様）、ライトイネーブル信号ＷＥ＊、アウ
トプットイネーブル信号ＯＥ＊の夫々の制御系信号が入
力される。前記入力バッファ回路１４、コントロールバ
ッファ回路１６の夫々は、前述のアドレスバッファ回路
３等の同様に、相補型ＭＩＳＦＥＴを主体に構成される
。 これらの相補型ＭＩＳＦＥＴは、入力バッファ回路１４
、コントロールバッファ回路１６の夫々の回路動作の安
定性の向上及び回路動作速度の高速化を目的として、ｐ
チャネルＭＩＳＦＥＴのソース領域に動作電源電圧Ｖｃ
ｃＨが供給される。

【００５８】前記センスアンプ回路１２は、図１に示す
ように、出力バッファ回路１３を介在し、外部端子１５
に情報出力信号Ｏ０　〜Ｏｎ　を出力する。センスアン
プ回路１２、出力バッファ回路１３の夫々にはコントロ
ールバッファ回路１６から出力される情報の読出し動作
を制御する制御系信号が入力される。

【００５９】前記センスアンプ回路１２は、図３（セン
スアンプ回路の詳細回路図）に示すように、差動増幅回
路１２Ａ、１２Ｂ、１２Ｃ、トランスミッション回路１
２Ｄ、１２Ｅの夫々を主体に構成される。差動増幅回路
１２Ａ、１２Ｂの夫々は駆動用ＭＩＳＦＥＴのゲート電
極がコモンデータ線ＣＤＬに接続される。差動増幅回路
１２Ａは、メモリセル（２４）に記憶された情報を判定
しかつ増幅し、一方の情報のみを差動増幅回路１２Ｃに
出力する。差動増幅回路１２Ｂは、メモリセルに記憶さ
れた情報を判定しかつ増幅し、他方の情報のみを差動増
幅回路１２Ｃに出力する。差動増幅回路１２Ｃは、差動
増幅回路１２Ａ、１２Ｂの夫々の情報出力信号をさらに
判定しかつ増幅し、トランスファ回路２２、データバス
信号線ＤＢＬの夫々を介在して出力バッファ回路１３に
出力する。

【００６０】前述の差動増幅回路１２Ａ、１２Ｂ、１２
Ｃの夫々は駆動用ＭＩＳＦＥＴとしてのｎチャネルＭＩ
ＳＦＥＴ及び負荷素子としてのｐチャネルＭＩＳＦＥＴ
からなる相補型ＭＩＳＦＥＴで構成される。この相補型
ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴのソース領域に
は、回路動作の安定性の向上及び回路動作速度の高速化
を目的として、動作電源電圧ＶｃｃＨが供給される。ｎ
チャネルＭＩＳＦＥＴのソース領域には接地電圧Ｖｓｓ
が供給される。

【００６１】前記センスアンプ回路１２のトランスミッ
ション回路１２Ｄは差動増幅回路１２Ａ、差動増幅回路
１２Ｂの夫々の入力信号レベルを中間レベルにイコライ
ズする。トランスミッション回路１２Ｅは差動増幅回路
１２Ｃの一対の入力信号レベルを中間レベルにイコライ
ズする。トランスミッション回路１２Ｄ、１２Ｅの夫々
は、夫々のソース領域が相互に接続されかつ夫々のドレ
イン領域が相互に接続されたｐチャネルＭＩＳＦＥＴ及
びｎチャネルＭＩＳＦＥＴで構成され、ゲート電極が前
述のＡＴＤ回路４から出力される制御信号φＡＴＤ　で
制御される。トランスミッション回路１２Ｄ、１２Ｅの
夫々は双方向に電流が流れる。

【００６２】前記コモンデータ線ＣＤＬは、図３に示す
ように、相補性の情報信号が印加される２本の信号線で
構成され、この２本の信号線間にはＡＴＤ回路４から出
力される制御信号φＡＴＤ　で制御されるトランスミッ
ション回路２１が構成される。

【００６３】前記トランスファ回路２２は、図３に示す
ように、トランスミッション回路２２Ａ、２２Ｂ及びＮ
ＯＴ回路を主体として構成される。

【００６４】前記データバス信号線ＤＢＬは、図３に示
すように、相補性の情報出力信号が伝達される２本の信
号線で構成され、この２本の信号線間には制御信号φＡ
ＴＤ　で制御されるトランスミッション回路２３が構成
される。

【００６５】前記図１に示すメモリセルアレイ１は、図
３及び図４（メモリセルの回路図）に示すように、１［
ｂｉｔ　］の情報を記憶するメモリセル２４が行列状に
複数個配列される。メモリセル２４は相補性データ線Ｄ
Ｌとワード線ＷＬとの交差部毎に配置される。メモリセ
ル２４は、図４に示すように、情報蓄積部としてのフリ
ップフロップ回路（差動増幅回路）及び２個の転送用Ｍ
ＩＳＦＥＴＱｔで構成される。フリップフロップ回路は
２個の駆動用ＭＩＳＦＥＴＱｄ及び２個の高抵抗負荷素
子Ｒで構成される。転送用ＭＩＳＦＥＴＱｔ、駆動用Ｍ
ＩＳＦＥＴＱｄの夫々はいずれもｎチャネルＭＩＳＦＥ
Ｔで構成される。高抵抗負荷素子Ｒは基本的には多結晶
珪素膜（若しくは非晶質珪素膜）で構成される。

【００６６】前記メモリセル２４のフリップフロップ回
路には、情報保持特性の安定化、動作マージンの確保、
動作速度の高速化等を目的として、動作電源電圧Ｖｃｃ
Ｈが供給される。また、フリップフロップ回路には接地
電圧Ｖｓｓが供給される。

【００６７】なお、メモリセル２４は、高抵抗負荷素子
ＲをｐチャネルＭＩＳＦＥＴに変え、所謂完全相補型Ｍ
ＩＳＦＥＴ（フルＣＭＯＳ）で構成してもよい。ｐチャ
ネルＭＩＳＦＥＴは、基本的には駆動用ＭＩＳＦＥＴＱ
ｄや転送用ＭＩＳＦＥＴＱｔと同様に半導体基板の主面
に構成されるが、半導体基板の主面上に積層した多結晶
珪素膜にソース領域、ドレイン領域及びチャネル形成領
域を構成する、ＳＯＩ構造で構成してもよい。

【００６８】前記ワード線ＷＬは図１に示すデコーダ回
路２のＸ系デコーダ回路に接続され、このＸ系デコーダ
回路は所定のアドレスのメモリセル２４に接続されたワ
ード線ＷＬを選択する。

【００６９】前記相補性データ線ＤＬは、図３に示すよ
うに、一端側が負荷回路１９に接続される。この負荷回
路１９は、負荷素子としてのｎチャネルＭＩＳＦＥＴを
介在して、動作電源電圧ＶｃｃＨを相補性データ線ＤＬ
に供給する。相補性データ線ＤＬの他端側は、前述のコ
モンデータ線ＣＤＬを介在してセンスアンプ回路１２に
接続されるとともに、Ｙ系スイッチ回路２０を介在して
デコーダ回路２のＹ系デコーダ回路に接続される。Ｙ系
スイッチ回路２０はトランスミッション回路を主体に構
成され、このトランスミッション回路はＹ系デコーダ回
路で動作が制御される。つまり、デコーダ回路２は所定
のアドレスのメモリセル２４に接続された相補性データ
線ＤＬを選択できる。

【００７０】前述の入力バッファ回路１４、出力バッフ
ァ回路１３、コントロールバッファ回路１６の夫々は、
直接周辺回路である書込みドライバ回路１２若しくはセ
ンスアンプ回路１２を制御する間接周辺回路を構成する
。

【００７１】次に、前述のＳＲＡＭの情報の書込み動作
、情報の読出し動作の夫々について、前述の図１及び図
２を使用し、簡単に説明する。

【００７２】まず、ＳＲＡＭの情報の書込み動作につい
て説明する。

【００７３】ＳＲＡＭは、外部装置からのアドレス信号
Ａが外部端子７に入力されると、アドレスバッファ回路
３、プリデコーダ回路５、デコーダ回路２の夫々を介在
し、メモリセルアレイ１の所定のアドレスのメモリセル
２４を選択する。このメモリセル２４の選択は、それを
接続するワード線ＷＬ及び相補性データ線ＤＬを選択す
ることでなされる。

【００７４】一方、外部装置から情報１又は情報０の情
報入力信号Ｉが外部端子１５に入力され、入力バッファ
回路１４、書込みドライバ回路１２の夫々を介在し、選
択されたメモリセル２４に情報が書込まれる。この入力
バッファ回路１４、書込みドライバ回路１２の夫々の動
作はコントロールバッファ回路１６から出力される制御
系信号で制御される。

【００７５】次に、ＳＲＡＭの情報の読出し動作につい
て説明する。

【００７６】ＳＲＡＭは、外部装置からのアドレス信号
Ａが外部端子７に入力されると、アドレスバッファ回路
３、プリデコーダ回路５、デコーダ回路２の夫々を介在
し、メモリセルアレイ１の所定のアドレスのメモリセル
２４を選択する。このアドレス信号Ａで選択されたメモ
リセル２４に記憶される情報はセンスアンプ回路１２で
判定されかつ増幅される。この増幅された情報出力信号
は、トランスファ回路２２、出力バッファ回路１３の夫
々を順次介在し、外部端子１５から外部装置に情報出力
信号Ｏとして出力される。センスアンプ回路１２、トラ
ンスファ回路２２、出力バッファ回路１３の夫々は前述
のコントロールバッファ回路１６から出力される制御系
信号で制御される。

【００７７】次に、前述のＳＲＡＭのメモリセル２４、
直接周辺回路、間接周辺回路の夫々を構成する相補型Ｍ
ＩＳＦＥＴの具体的な構造について、図５（ＳＲＡＭの
要部断面図）を使用し、簡単に説明する。

【００７８】図５に示すように、ＳＲＡＭは単結晶珪素
からなるｎ−　型半導体基板３０を主体に構成される。 このｎ−　型半導体基板３０のｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域の主面部にはｎ−　型ウエル領域３１が
構成される。ｎ−　型半導体基板３０のｎチャネルＭＩ
ＳＦＥＴの形成領域の主面部にはｐ−　型ウエル領域３
２が構成される。

【００７９】本実施例のＳＲＡＭは、相補型ＭＩＳＦＥ
ＴのｎチャネルＭＩＳＦＥＴをｎチャネルＭＩＳＦＥＴ
Ｑｎ１及びＱｎ２の２種類で構成する。一方のｎチャネ
ルＭＩＳＦＥＴＱｎ１は、素子分離絶縁膜（フィールド
絶縁膜）３３及びｐ型チャネルストッパ領域３４で周囲
を規定された領域内において、ｐ−　型ウエル領域３２
の主面に構成される。つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｎ１は、チャネル形成領域（ｐ−　型ウエル領域３２
）、ゲート絶縁膜３５、ゲート電極３６、ソース領域及
びドレイン領域を主体に構成される。

【００８０】前記ゲート電極３６は例えば多結晶珪素膜
及びその上部に積層されたＷＳｉ膜からなる複合膜で構
成される。ゲート電極３６は、これ以外に、多結晶珪素
膜、高融点金属膜、高融点金属珪化膜の単層、若しくは
これらの複合膜（前述の場合を除く）で構成してもよい
。

【００８１】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のｎ＋　型半導体領域４１及び低不純物濃度
のｎ型半導体領域３７で構成される。低不純物濃度のｎ
型半導体領域３７は、ｎ＋　型半導体領域４１に電気的
に接続され、このｎ＋　型半導体領域４１とチャネル形
成領域との間に（ｎ＋　型半導体領域４１のチャネル形
成領域側）に構成される。つまり、このｎ型半導体領域
３７は、所謂ＬＤＤ部として構成され、ＬＤＤ構造のｎ
チャネルＭＩＳＦＥＴＱｎ１を構成する。ＬＤＤ構造は
、基本的には、ドレイン領域とチャネル形成領域との間
に形成されるｐｎ接合部分での不純物濃度勾配を緩和し
、この領域の電界強度を緩和できるので、ホットキャリ
アの発生量を低減し、ｎチャネルＭＩＳＦＥＴＱｎ１の
しきい値電圧の劣化を防止できる。本実施例のｎチャネ
ルＭＩＳＦＥＴＱｎ１は、この数値に限定されないが、
０．４〜０．６［Ｖ］のしきい値電圧に設定される。

【００８２】前記ソース領域、ドレイン領域のうち、低
不純物濃度のｎ型半導体領域３７はゲート電極３６を不
純物導入マスクとしたイオン打込み法の使用で形成され
る。高不純物濃度のｎ＋　型半導体領域４１はサイドウ
ォールスペーサ４０を不純物導入マスクとしたイオン打
込み法の使用で形成される。

【００８３】ｎチャネルＭＩＳＦＥＴＱｎ１のソース領
域、ドレイン領域の夫々のｎ＋　型半導体領域４１には
配線４６が電気的に接続される。配線４６は、層間絶縁
膜４５上に構成され、層間絶縁膜４３及び４５に形成さ
れた接続孔を通してｎ＋　型半導体領域４１に接続され
る。 配線４６は例えばアルミニウム合金膜で形成される。

【００８４】他方のｎチャネルＭＩＳＦＥＴＱｎ２は、
同様に、素子分離絶縁膜３３及びｐ型チャネルストッパ
領域３４で周囲を規定された領域内において、ｐ−　型
ウエル領域３２の主面に構成される。つまり、ｎチャネ
ルＭＩＳＦＥＴＱｎ２は、チャネル形成領域（ｐ−　型
ウエル領域３２）、ゲート絶縁膜３５、ゲート電極３６
、ソース領域及びドレイン領域を主体に構成される。

【００８５】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のｎ＋　型半導体領域４１及び低不純物濃度
のｎ型半導体領域３８で構成される。低不純物濃度のｎ
型半導体領域３８は、前述のｎチャネルＭＩＳＦＥＴＱ
ｎ１の低不純物濃度のｎ型半導体領域３７と同様にＬＤ
Ｄ構造を構成するが、このｎ型半導体領域３７に比べて
不純物濃度が低く設定される。つまり、ｎチャネルＭＩ
ＳＦＥＴＱｎ２のｎ型半導体領域３８は、ｎチャネルＭ
ＩＳＦＥＴＱｎ１のｎ型半導体領域３８に比べて抵抗値
が高く設定される。本実施例のｎチャネルＭＩＳＦＥＴ
Ｑｎ２は前述のｎチャネルＭＩＳＦＥＴＱｎ１と同様に
例えば０．４〜０．６［Ｖ］のしきい値電圧に設定され
る。

【００８６】ｎチャネルＭＩＳＦＥＴＱｎ２のソース領
域、ドレイン領域の夫々のｎ＋　型半導体領域４１には
配線４６が電気的に接続される。

【００８７】前記相補型ＭＩＳＦＥＴのｐチャネルＭＩ
ＳＦＥＴＱｐは、素子分離絶縁膜３３で周囲を規定され
た領域内において、ｎ−　型ウエル領域３１の主面に構
成される。つまり、ｐチャネルＭＩＳＦＥＴＱｐは、チ
ャネル形成領域（ｎ−　型ウエル領域３１）、ゲート絶
縁膜３５、ゲート電極３６、ソース領域及びドレイン領
域を主体に構成される。

【００８８】前記ソース領域、ドレイン領域の夫々は高
不純物濃度のｐ＋　型半導体領域４２及び低不純物濃度
のｐ型半導体領域３９で構成される。低不純物濃度のｐ
型半導体領域３９は前述のｎチャネルＭＩＳＦＥＴＱｎ
１の低不純物濃度のｎ型半導体領域３７と同様にＬＤＤ
構造を構成する。本実施例のｐチャネルＭＩＳＦＥＴＱ
ｐは前述のｎチャネルＭＩＳＦＥＴＱｎ１と同様に例え
ば０．４〜０．６［Ｖ］のしきい値電圧に設定される。

【００８９】ｐチャネルＭＩＳＦＥＴＱｐのソース領域
、ドレイン領域の夫々のｐ＋　型半導体領域４２には配
線４６が電気的に接続される。

【００９０】ＳＲＡＭは、複数動作電源電圧方式を採用
する場合、前述の図１に示すように、情報の書込み動作
又は情報の読出し動作つまり１回の動作サイクルにおい
て、１度に動作する回路（半導体素子）数が多い回路、
具体的にアドレスバッファ回路３、プリデコーダ回路５
の夫々に降圧動作電源電圧ＶｃｃＬを供給する。つまり
、アドレスバッファ回路３、プリデコーダ回路５の夫々
は、動作時に使用する電流量を低減し、低消費電力化を
図る。同様に、１回の動作サイクルにおいて、１度に動
作する回路数が多く、しかも回路動作回数がＳＲＡＭに
おいて最も多い（動作頻度が高い）回路、具体的にはＡ
ＴＤ回路４、ＡＴＤデコーダ回路６の夫々に降圧動作電
源電圧ＶｃｃＬが供給される。同様に、ＡＴＤ回路４、
ＡＴＤデコーダ回路６の夫々は低消費電力化が図れる。 つまり、図１に示すアドレスバッファ回路３、プリデコ
ーダ回路５、ＡＴＤ回路４、ＡＴＤデコーダ回路６の夫
々を含む降圧動作電源電圧使用領域８は基本的に低消費
電力化を図る目的で降圧動作電源電圧ＶｃｃＬが供給さ
れる。

【００９１】この降圧動作電源電圧ＶｃｃＬが供給され
る降圧動作電源電圧使用領域８の夫々の回路を構成する
相補型ＭＩＳＦＥＴは、基本的に、不純物濃度が高く設
定されたＬＤＤ部であるｎ型半導体領域３７を有するｎ
チャネルＭＩＳＦＥＴＱｎ１で構成される。つまり、ｎ
チャネルＭＩＳＦＥＴＱｎ１は、降圧動作電源電圧Ｖｃ
ｃＬの供給で低消費電力化を確保できるとともに、ＬＤ
Ｄ部であるｎ型半導体領域３７の抵抗値を低くし、ソー
ス領域−ドレイン領域間に流れる電流量を増加できるの
で、駆動能力を向上できる。また、ｎチャネルＭＩＳＦ
ＥＴＱｎ１は、降圧動作電源電圧ＶｃｃＬの供給に基づ
き、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、若しくはドレイン領域の近傍での電界強度
を低減できるので、ホットキャリアの発生量を低減でき
、しきい値電圧の劣化を防止できる。

【００９２】一方、ＳＲＡＭは、降圧動作電源電圧使用
領域８以外の領域に配置される回路、具体的にはメモリ
セルアレイ１、デコーダ回路２、書込みドライバ回路１
２、センスアンプ回路１２、入力バッファ回路１４、出
力バッファ回路１３、コントロールバッファ回路１６等
に動作電源電圧ＶｃｃＨを供給する。つまり、これらの
回路は基本的に回路動作の安定性、回路動作速度の高速
化の夫々を図る目的で構成される。この動作電源電圧Ｖ
ｃｃＨが供給される夫々の回路を構成する相補型ＭＩＳ
ＦＥＴは、不純物濃度が低く設定されたＬＤＤ部である
ｎ型半導体領域３８を有するｎチャネルＭＩＳＦＥＴＱ
ｎ２で構成される。つまり、ｎチャネルＭＩＳＦＥＴＱ
ｎ２は、回路動作の安定性、回路動作速度の高速化の夫
々を確保できるとともに、ＬＤＤ部であるｎ型半導体領
域３８の抵抗値を高くし、ソース領域−ドレイン領域に
流れる電流量を低減できるので、低消費電力化を図れる
。また、ｎチャネルＭＩＳＦＥＴＱｎ２は、ＬＤＤ部で
あるｎ型半導体領域３８の不純物濃度を低く設定したこ
とに基づき、ドレイン領域とチャネル形成領域との間に
形成されるｐｎ接合部分の不純物濃度勾配を緩和し、電
界強度を緩和できるので、ホットキャリアの発生量を低
減でき、しきい値電圧の劣化を防止できる。

【００９３】次に、前述のＳＲＡＭの製造方法について
、図６乃至図９（各製造工程毎に示す要部断面図）を使
用し、簡単に説明する。

【００９４】まず、ｎ−　型半導体基板３０を用意し、
このｎ−　型半導体基板３０の主面部にｎ−　型ウエル
領域３１、ｐ−　型ウエル領域３２の夫々を形成する。

【００９５】次に、前記ｎ−　型ウエル領域３１、ｐ−
　型ウエル領域３２の夫々の非活性領域の主面に素子分
離絶縁膜３３を形成する。素子分離絶縁膜３３は基板主
面を選択的に熱酸化法で酸化し形成された酸化珪素膜で
形成する。この素子分離絶縁膜３３を形成する工程と実
質的に同一製造工程において、素子分離絶縁膜３３下の
ｐ−　型ウエル領域３２の主面部にｐ型チャネルストッ
パ領域３４が形成される。

【００９６】次に、前記ｎ−　型ウエル領域３１、ｐ−
　型ウエル領域３２の夫々の活性領域の主面上にゲート
絶縁膜３５、ゲート電極３６の夫々を順次形成する。ゲ
ート絶縁膜３５は基板表面を熱酸化法で酸化した酸化珪
素膜で形成する。ゲート電極３６は、ＣＶＤ法で堆積し
た多結晶珪素膜、スパッタ法若しくはＣＶＤ法で堆積し
たＷＳｉ膜の夫々を順次積層した複合膜で形成する。

【００９７】次に、相補型ＭＩＳＦＥＴのうちＬＤＤ部
を高い不純物濃度に設定するｎチャネルＭＩＳＦＥＴＱ
ｎ１の形成領域において、図６に示すように、ｐ−　型
ウエル領域３２の主面部に低不純物濃度のｎ型半導体領
域３７を形成する。ｎ型半導体領域３７は例えば２×１
０１３［ａｔｏｍｓ／ｃｍ２］の不純物濃度のＰをイオ
ン打込み法で導入することにより形成される。このＰの
導入に際しては、ゲート電極３６及び図６に破線で示す
フォトレジスト膜４８を不純物導入マスクとして使用す
る。

【００９８】次に、相補型ＭＩＳＦＥＴのうちＬＤＤ部
を低い不純物濃度に設定するｎチャネルＭＩＳＦＥＴＱ
ｎ２の形成領域において、図７に示すように、ｐ−　型
ウエル領域３２の主面部に低不純物濃度のｎ型半導体領
域３８を形成する。ｎ型半導体領域３８は例えば１×１
０１３［ａｔｏｍｓ／ｃｍ２］の不純物濃度のＰをイオ
ン打込み法で導入することにより形成される。このＰの
導入に際しては、ゲート電極３６及び図７に破線で示す
フォトレジスト膜４９を不純物導入マスクとして使用す
る。

【００９９】前述のＬＤＤ部であるｎ型半導体領域３７
、３８の夫々は基本的に製造工程の順序を入れ変えて形
成してもよい。つまり、予じめ低い不純物濃度に設定さ
れるｎ型半導体領域３８を形成した後に、高い不純物濃
度に設定されるｎ型半導体領域３７を形成してもよい。 また、ｎチャネルＭＩＳＦＥＴＱｎ１、Ｑｎ２の夫々の
形成領域に予じめ低い不純物濃度に設定されるｎ型半導
体領域３８を形成した後に、ｎチャネルＭＩＳＦＥＴＱ
ｎ１の形成領域にｎ型不純物をさらに導入し、この形成
領域のｎ型半導体領域３８を高い不純物濃度に設定され
るｎ型半導体領域３７に形成してもよい。

【０１００】次に、相補型ＭＩＳＦＥＴのうちｐチャネ
ルＭＩＳＦＥＴＱｐの形成領域において、図８に示すよ
うに、ｎ−　型ウエル領域３１の主面部に低不純物濃度
のｐ型半導体領域（ＬＤＤ部）３９を形成する。このｐ
型半導体領域３９は例えば２×１０１３［ａｔｏｍｓ／
ｃｍ２］の不純物濃度のＢＦ２　をイオン打込み法で導
入することにより形成される。このＢＦ２　の導入に際
しては、ゲート電極３６及び図８に破線で示すフォトレ
ジスト膜５０を不純物導入マスクとして使用する。

【０１０１】本実施例のＳＲＡＭにおいては、相補型Ｍ
ＩＳＦＥＴのｐチャネルＭＩＳＦＥＴＱｐを１種類つま
りＬＤＤ部となるｐ型半導体領域３９を１種類しか形成
していないが、本発明は、前述のｎチャネルＭＩＳＦＥ
ＴＱｎと同様の趣旨から不純物濃度が異なる２種類のｐ
型半導体領域３９を形成してもよい。

【０１０２】次に、前記ｎチャネルＭＩＳＦＥＴＱｎ１
、Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領
域において、ゲート電極３６の側壁にサイドウォールス
ペーサ４０を形成する。サイドウォールスペーサ４０は
、例えばＣＶＤ法で酸化珪素膜を堆積し、この堆積した
膜厚に相当する分、酸化珪素膜にＲＩＥ等の異方性エッ
チングを施すことにより形成される。

【０１０３】次に、前記ｎチャネルＭＩＳＦＥＴＱｎ１
、Ｑｎ２の夫々の形成領域において、ｐ−　型ウエル領
域３２の活性領域の主面部に高不純物濃度のｎ＋　型半
導体領域４１を形成する。ｎ＋　型半導体領域４１は例
えば５×１０１５［ａｔｏｍｓ／ｃｍ２］の不純物濃度
のＡｓをイオン打込み法で導入することにより形成され
る。このＡｓの導入に際しては、サイドウォールスペー
サ４０及び図示しないフォトレジスト膜を不純物導入マ
スクとして使用する。前記ｎ＋　型半導体領域４１を形
成することにより、ｎチャネルＭＩＳＦＥＴＱｎ１、Ｑ
ｎ２の夫々が完成する。

【０１０４】次に、前記ｐチャネルＭＩＳＦＥＴＱｐの
形成領域において、図９に示すように、ｎ−　型ウエル
領域３１の活性領域の主面部に高不純物濃度のｐ＋　型
半導体領域４２を形成する。ｐ＋　型半導体領域４２は
例えば２×１０１５［ａｔｏｍｓ／ｃｍ２］の不純物濃
度のＢＦ２　をイオン打込み法で導入することにより形
成される。このＢＦ２　の導入に際しては、サイドウォ
ールスペーサ４０及び図示しないフォトレジスト膜を不
純物導入マスクとして使用する。前記ｐ＋　型半導体領
域４２を形成することにより、ｐチャネルＭＩＳＦＥＴ
Ｑｐは完成する。

【０１０５】次に、前記ｎチャネルＭＩＳＦＥＴＱｎ１
、Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐの夫々を被覆す
る基板全面上に層間絶縁膜４３を形成する。この後、ゲ
ート配線（例えば多結晶珪素膜。この多結晶珪素膜は高
抵抗負荷素子Ｒや動作電源電圧配線として使用される）
４４、層間絶縁膜４５、配線４６の夫々を順次形成する
。これら一連の製造工程を施すことにより、前述の図１
に示すＳＲＡＭは完成する。

【０１０６】このように、ｎチャネルＭＩＳＦＥＴＱｎ
を有するＳＲＡＭにおいて、動作電源電圧ＶｃｃＨ（５
［Ｖ］）を供給するｎチャネルＭＩＳＦＥＴＱｎ２、及
び前記動作電源電圧ＶｃｃＨに比べて低い降圧動作電源
電圧ＶｃｃＬ（４［Ｖ］）を供給する、前記ｎチャネル
ＭＩＳＦＥＴＱｎ２と同一チャネル導電型のｎチャネル
ＭＩＳＦＥＴＱｎ１を構成し、前記ｎチャネルＭＩＳＦ
ＥＴＱｎ２のソース領域又はドレイン領域のチャネル形
成領域側（ｎ型半導体領域３８）の不純物濃度に比べて
、前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域又は
ドレイン領域のチャネル形成領域側（ｎ型半導体領域３
７）の不純物濃度を高く構成する。この構成により、前
記ｎチャネルＭＩＳＦＥＴＱｎ２に高い電源電圧である
動作電源電圧ＶｃｃＨを供給し、ソース領域−ドレイン
領域間に流れる電流量を増加し、ｎチャネルＭＩＳＦＥ
ＴＱｎ２の動作速度の高速化を図れるとともに、ｎチャ
ネルＭＩＳＦＥＴＱｎ２のソース領域又はドレイン領域
のチャネル形成領域側の不純物濃度を低く設定し（ＬＤ
Ｄ部の寄生抵抗値を増加し）、ソース領域−ドレイン領
域間に流れる電流量を低減し、消費電力を低減でき、前
記ｎチャネルＭＩＳＦＥＴＱｎ１に低い電源電圧である
降圧動作電源電圧ＶｃｃＬを供給し、ソース領域−ドレ
イン領域間に流れる電流量を低減し、消費電力を低減で
きるとともに、ｎチャネルＭＩＳＦＥＴＱｎ１のソース
領域又はドレイン領域のチャネル形成領域側の不純物濃
度を高く設定し（ＬＤＤ部の寄生抵抗値を低減し）、ｎ
チャネルＭＩＳＦＥＴＱｎ１のソース領域−ドレイン領
域間に流れる電流量を増加し、ｎチャネルＭＩＳＦＥＴ
Ｑｎ１の駆動能力を増加できるので、ＳＲＡＭの動作速
度の高速化、低消費電力化及び高駆動能力化を図れる。

【０１０７】また、前記高い電源電圧である動作電源電
圧ＶｃｃＨが供給されるｎチャネルＭＩＳＦＥＴＱｎ２
のドレイン領域（ｎ型半導体領域３８）とチャネル形成
領域との間に形成されるｐｎ接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、ｎチャネルＭ
ＩＳＦＥＴＱｎ２のしきい値電圧の劣化を防止できると
ともに、前記低い電源電圧である降圧動作電源電圧Ｖｃ
ｃＬで駆動されるｎチャネルＭＩＳＦＥＴＱｎ１は、ソ
ース領域−ドレイン領域間に流れる電流量が低減される
ので、ホットキャリアの発生量を低減し、しきい値電圧
の劣化を防止できる。

【０１０８】（実　施　例　２）本実施例２は、ＳＲＡ
Ｍにおいて、動作時、電源間に貫通電流が流れる特定の
回路の低消費電力化若しくはホットキャリア耐圧の向上
を図った、本発明の第２実施例である。

【０１０９】本発明の実施例２であるＳＲＡＭは、降圧
回路９を備えない動作電源電圧ＶｃｃＨで駆動される単
一動作電源電圧方式を採用する場合、前記図１、図２の
夫々に示すアドレスバッファ回路３の複数個のアドレス
バッファ回路３Ａ，３Ｂ，…の夫々の初段回路（例えば
３Ａ１）の相補型ＭＩＳＦＥＴを低い不純物濃度に設定
されたｎ型半導体領域３８をもつｎチャネルＭＩＳＦＥ
ＴＱｎ２で構成する。また、同様に、前記図１に示す入
力バッファ回路１４、コントロールバッファ回路１６の
夫々の初段回路の相補型ＭＩＳＦＥＴはｎチャネルＭＩ
ＳＦＥＴＱｎ２で構成される。これらの初段回路以外の
回路の相補型ＭＩＳＦＥＴは高い不純物濃度に設定され
たｎ型半導体領域３７をもつｎチャネルＭＩＳＦＥＴＱ
ｎ１で構成される。

【０１１０】ＳＲＡＭはＴＴＬ動作レベル（０．８〜２
．２［Ｖ］）を許容した方式で構成されるので、前記初
段回路の相補型ＭＩＳＦＥＴは、入力信号がハイレベル
のときに、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭ
ＩＳＦＥＴＱｐのいずれもが導通し、動作電源電圧Ｖｃ
ｃＨ−接地電圧Ｖｓｓ間に貫通電流が流れる。この貫通
電流は、初段回路の相補型ＭＩＳＦＥＴをｎチャネルＭ
ＩＳＦＥＴＱｎ２で構成することにより、低い不純物濃
度に設定されたｎ型半導体領域（ＬＤＤ部）３８で低減
できる。この結果、前記初段回路の相補型ＭＩＳＦＥＴ
の低消費電力化若しくはホットキャリア耐圧の向上を図
れる。

【０１１１】また、ＳＲＡＭに複数動作電源電圧方式を
採用する場合、アドレスバッファ回路３は降圧動作電源
電圧ＶｃｃＬが供給され、このアドレスバッファ回路３
の初段回路での低消費電力化及びホットキャリア耐圧の
向上が図れるので、入力バッファ回路１４、コントロー
ルバッファ回路１６の夫々の初段回路の相補型ＭＩＳＦ
ＥＴはｎチャネルＭＩＳＦＥＴＱｎ２で構成する。

【０１１２】また、ＳＲＡＭに複数動作電源電圧方式を
採用する場合、前記図１及び図２に示す動作電源電圧Ｖ
ｃｃＨが供給される回路と降圧動作電源電圧ＶｃｃＬが
供給される降圧動作電源電圧使用領域８との境界部分、
具体的にデコーダ回路２の初段回路２Ａの相補型ＭＩＳ
ＦＥＴは低い不純物濃度に設定されたｎ型半導体領域（
ＬＤＤ部）３８をもつｎチャネルＭＩＳＦＥＴＱｎ２で
構成する。この初段回路２Ａの相補型ＭＩＳＦＥＴは、
その前段回路となるプリデコーダ回路５の出力段回路が
降圧動作電源電圧ＶｃｃＬで駆動されるので、出力段回
路の出力信号レベルがハイレベル（例えば４［Ｖ］−し
きい値電圧）のとき、貫通電流が流れる。この貫通電流
は、初段回路２Ａの相補型ＭＩＳＦＥＴをｎチャネルＭ
ＩＳＦＥＴＱｎ２で構成することにより、低い不純物濃
度に設定されたｎ型半導体領域（ＬＤＤ部）３８で低減
できる。この結果、前記初段回路２Ａの相補型ＭＩＳＦ
ＥＴの低消費電力化若しくはホットキャリア耐圧の向上
を図れる。

【０１１３】前記初段回路２Ａ以外の回路の相補型ＭＩ
ＳＦＥＴは基本的に高い不純物濃度に設定されたｎ型半
導体領域（ＬＤＤ部）３７をもつｎチャネルＭＩＳＦＥ
ＴＱｎ１で構成される。

【０１１４】このように、アドレスバッファ回路３の初
段回路３Ａ１、入力バッファ回路１４の初段回路等、動
作時の貫通電流量が大きいｎチャネルＭＩＳＦＥＴＱｎ
を有するＳＲＡＭにおいて、前記動作時の貫通電流量が
大きいｎチャネルＭＩＳＦＥＴＱｎのソース領域又はド
レイン領域のチャネル形成領域側（ＬＤＤ部）の不純物
濃度を低く構成する（ｎチャネルＭＩＳＦＥＴＱｎ２で
構成する）。この構成により、前記ｎチャネルＭＩＳＦ
ＥＴＱｎ２のソース領域又はドレイン領域のチャネル形
成領域側の不純物濃度を低く設定し（寄生抵抗値を増加
し）、ソース領域−ドレイン領域間に流れる電流量を低
減できるので、消費電力を低減できる。また、前記ｎチ
ャネルＭＩＳＦＥＴＱｎ２のドレイン領域（ｎ型半導体
領域３８）とチャネル形成領域との間に形成されるｐｎ
接合部分の不純物濃度勾配を緩和し、ドレイン領域の近
傍の電界強度を緩和できるので、ホットキャリアの発生
量を低減し、ｎチャネルＭＩＳＦＥＴＱｎ２のしきい値
電圧の劣化を防止できる。

【０１１５】（実　施　例　３）本実施例３は、単一動
作電源電圧方式を採用するＳＲＡＭにおいて、回路動作
回数が多い（回路動作頻度が高い）回路の低消費電力化
若しくはホットキャリア耐圧の向上を図った、本発明の
第３実施例である。

【０１１６】本発明の実施例３であるＳＲＡＭは、単一
動作電源電圧方式を採用する場合、前記図１、図２の夫
々に示すＡＴＤ回路４、ＡＴＤデコーダ回路６の夫々を
構成する相補型ＭＩＳＦＥＴを低い不純物濃度に設定さ
れたｎ型半導体領域（ＬＤＤ部）３８をもつｎチャネル
ＭＩＳＦＥＴＱｎ２で構成する。ＡＴＤ回路４、ＡＴＤ
デコーダ回路６の夫々は、前述の実施例１で説明したよ
うに、回路動作回数が多いので、ｎチャネルＭＩＳＦＥ
ＴＱｎ２の採用は消費電力を低減できる若しくはホット
キャリア耐圧の向上を図れる。

【０１１７】このように、ＡＴＤ回路４、ＡＴＤデコー
ダ回路６等、回路動作回数が多いｎチャネルＭＩＳＦＥ
ＴＱｎを有するＳＲＡＭにおいて、前記回路動作回数が
多いｎチャネルＭＩＳＦＥＴＱｎのソース領域又はドレ
イン領域のチャネル形成領域側（ＬＤＤ部）の不純物濃
度を低く構成する（ｎチャネルＭＩＳＦＥＴＱｎ２で構
成する）。この構成により、前記ｎチャネルＭＩＳＦＥ
ＴＱｎ２のソース領域又はドレイン領域のチャネル形成
領域側（ｎ型半導体領域３８）の不純物濃度を低く設定
し、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、消費電力を低減できる。また、前記ｎチャ
ネルＭＩＳＦＥＴＱｎ２のドレイン領域とチャネル形成
領域との間に形成されるｐｎ接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、ｎチャネルＭ
ＩＳＦＥＴＱｎ２のしきい値電圧の劣化を防止できる。

【０１１８】（実　施　例　４）本実施例４は、単一動
作電源電圧方式を採用するＳＲＡＭにおいて、双方向に
電流が流れる回路の低消費電力化若しくはホットキャリ
ア耐圧の向上を図った、本発明の第４実施例である。

【０１１９】本発明の実施例４であるＳＲＡＭは、単一
動作電源電圧方式を採用する場合、前記図３に示すセン
スアンプ回路１２のトランスミッション回路１２Ｄ、１
２Ｅ、Ｙ系スイッチ回路２０のトランスミッション回路
、トランスファ回路２２のトランスミッション回路２２
Ａ、２２Ｂ、トランスミッション回路２１、２３の夫々
の相補型ＭＩＳＦＥＴを低い不純物濃度に設定されたｎ
型半導体領域３８をもつｎチャネルＭＩＳＦＥＴＱｎ２
で構成する。これらのトランスミッション回路のｎチャ
ネルＭＩＳＦＥＴＱｎ２は、双方向すなわち交流的に電
流が流れるが、ＬＤＤ部であるｎ型半導体領域３８を低
い不純物濃度に設定しているので、ホットキャリア耐圧
を向上できる。

【０１２０】このように、トランスミッション回路等、
ソース領域−ドレイン領域間に双方向に電流が流れるｎ
チャネルＭＩＳＦＥＴＱｎを有するＳＲＡＭにおいて、
前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域又はドレ
イン領域のチャネル形成領域側（ＬＤＤ部）の不純物濃
度を低く構成する（ｎチャネルＭＩＳＦＥＴＱｎ２で構
成する）。この構成により、前記ｎチャネルＭＩＳＦＥ
ＴＱｎ２のソース領域又はドレイン領域のチャネル形成
領域側（ｎ型半導体領域３８）の不純物濃度を低く設定
し、ソース領域−ドレイン領域間に流れる電流量を低減
できるので、消費電力を低減できる。また、前記ｎチャ
ネルＭＩＳＦＥＴＱｎ２のドレイン領域とチャネル形成
領域との間に形成されるｐｎ接合部分の不純物濃度勾配
を緩和し、ドレイン領域の近傍の電界強度を緩和できる
ので、ホットキャリアの発生量を低減し、ｎチャネルＭ
ＩＳＦＥＴＱｎ２のしきい値電圧の劣化を防止できる。

【０１２１】また、本発明は、前述のトランスミッショ
ン回路以外に双方向に電流が流れるｎチャネルＭＩＳＦ
ＥＴ、例えばメモリセル２４の転送用ＭＩＳＦＥＴＱｔ
をｎチャネルＭＩＳＦＥＴＱｎ２で構成し、それ以外、
例えばメモリセル２４の駆動用ＭＩＳＦＥＴＱｄをｎチ
ャネルＭＩＳＦＥＴＱｎ１で構成してもよい。

【０１２２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【０１２３】例えば、本発明は、ＳＲＡＭに限定されず
、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）等の半導体記憶装置、論理ＬＳＩ
等の半導体集積回路装置に広く適用できる。

【０１２４】また、本発明は、相補型ＭＩＳＦＥＴを有
する半導体集積回路装置に限定されず、相補型ＭＩＳＦ
ＥＴ及びバイポーラトランジスタを混在する半導体集積
回路装置に適用できる。

【０１２５】また、本発明は、ＬＤＤ構造を採用するＭ
ＩＳＦＥＴに変えて、低不純物濃度のｎ型半導体領域の
主面部に高不純物濃度のｎ型半導体領域を有する、所謂
ダブルドレイン構造を採用するＭＩＳＦＥＴに適用でき
る。

【０１２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１２７】複数のＭＩＳＦＥＴに相互に異なる動作電
源電圧が供給される半導体集積回路装置において、高い
動作電源電圧が供給されるＭＩＳＦＥＴの低消費電力化
を図れるとともに、低い動作電源電圧が供給されるＭＩ
ＳＦＥＴの駆動能力を向上できる。

【０１２８】前記半導体集積回路装置において、高い動
作電源電圧が供給されるＭＩＳＦＥＴ、低い動作電源電
圧が供給されるＭＩＳＦＥＴの夫々のホットキャリア耐
圧を向上できる。

【０１２９】動作時の貫通電流量が大きいＭＩＳＦＥＴ
を有する半導体集積回路装置において、前記ＭＩＳＦＥ
Ｔの動作時の消費電力を低減できる。

【０１３０】前記半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのホットキャリア耐圧を向上できる。

【０１３１】動作回数が多いＭＩＳＦＥＴを有する半導
体集積回路装置において、前記ＭＩＳＦＥＴの動作時の
消費電力を低減できる。

【０１３２】前記半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのホットキャリア耐圧を向上できる。

【０１３３】双方向に電流が流れるＭＩＳＦＥＴを有す
る半導体集積回路装置において、前記ＭＩＳＦＥＴの動
作時の消費電力を低減できる。

【０１３４】前記半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのホットキャリア耐圧を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるＳＲＡＭの構成を示す
ブロック回路図。

【図２】前記ＳＲＡＭのアドレス系回路の詳細回路図。

【図３】前記ＳＲＡＭのセンスアンプ回路の詳細回路図
。

【図４】前記ＳＲＡＭのメモリセルの回路図。

【図５】前記ＳＲＡＭの相補型ＭＩＳＦＥＴの要部断面
図。

【図６】前記ＳＲＡＭの製造方法において、第１工程に
おける相補型ＭＩＳＦＥＴの要部断面図。

【図７】第２工程における要部断面図。

【図８】第３工程における要部断面図。

【図９】第４工程における要部断面図。

【符号の説明】

２…デコーダ回路、３…アドレスバッファ回路、４…Ａ
ＴＤ回路、５…プリデコーダ回路、６…ＡＴＤデコーダ
回路、８…降圧動作電源電圧使用領域、９…降圧回路、
１０…動作電源電圧配線、１１…降圧動作電源電圧配線
、１２…センスアンプ回路、２Ａ，３Ａ１…初段回路、
２４…メモリセル、１２Ｄ，１２Ｅ，２１，２２Ａ，２
２Ｂ，２３…トランスミッション回路、３０…半導体基
板、３１，３２…ウエル領域、３７，３８，３９…半導
体領域（ＬＤＤ部）、４１，４２…半導体領域、Ｑ…Ｍ
ＩＳＦＥＴ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　ＭＩＳＦＥＴを有する半導体集積回路
   装置において、第１動作電源電圧を供給する第１ＭＩＳ
   ＦＥＴ、及び前記第１動作電源電圧に比べて低い第２動
   作電源電圧を供給する、前記第１ＭＩＳＦＥＴと同一チ
   ャネル導電型の第２ＭＩＳＦＥＴを構成し、前記第１Ｍ
   ＩＳＦＥＴのソース領域又はドレイン領域のチャネル形
   成領域側の不純物濃度に比べて、前記第２ＭＩＳＦＥＴ
   のソース領域又はドレイン領域のチャネル形成領域側の
   不純物濃度を高く構成したことを特徴とする半導体集積
   回路装置。
2. 【請求項２】　　第１ＭＩＳＦＥＴ、及びこの第１ＭＩ
   ＳＦＥＴと同一チャネル導電型で構成されかつ第１ＭＩ
   ＳＦＥＴに比べて動作時の貫通電流量が大きい第２ＭＩ
   ＳＦＥＴを有する半導体集積回路装置において、前記第
   １ＭＩＳＦＥＴのソース領域又はドレイン領域のチャネ
   ル形成領域側の不純物濃度に比べて、前記第２ＭＩＳＦ
   ＥＴのソース領域又はドレイン領域のチャネル形成領域
   側の不純物濃度を低く構成したことを特徴とする半導体
   集積回路装置。
3. 【請求項３】　　第１ＭＩＳＦＥＴ、及びこの第１ＭＩ
   ＳＦＥＴと同一チャネル導電型で構成されかつ第１ＭＩ
   ＳＦＥＴに比べて動作回数が多い第２ＭＩＳＦＥＴを有
   する半導体集積回路装置において、前記第１ＭＩＳＦＥ
   Ｔのソース領域又はドレイン領域のチャネル形成領域側
   の不純物濃度に比べて、前記第２ＭＩＳＦＥＴのソース
   領域又はドレイン領域のチャネル形成領域側の不純物濃
   度を低く構成したことを特徴とする半導体集積回路装置
   。
4. 【請求項４】　　ソース領域−ドレイン領域間に一方向
   に電流が流れる第１ＭＩＳＦＥＴ、及びこの第１ＭＩＳ
   ＦＥＴと同一チャネル導電型で構成されかつソース領域
   −ドレイン領域間に双方向に電流が流れる第２ＭＩＳＦ
   ＥＴを有する半導体集積回路装置において、前記第１Ｍ
   ＩＳＦＥＴのソース領域又はドレイン領域のチャネル形
   成領域側の不純物濃度に比べて、前記第２ＭＩＳＦＥＴ
   のソース領域又はドレイン領域のチャネル形成領域側の
   不純物濃度を低く構成したことを特徴とする半導体集積
   回路装置。
5. 【請求項５】　　前記第１ＭＩＳＦＥＴ、第２ＭＩＳＦ
   ＥＴの夫々は、高い不純物濃度の半導体領域及びそれと
   チャネル形成領域との間に形成される低い不純物濃度の
   半導体領域でソース領域又はドレイン領域を構成する、
   ＬＤＤ構造が採用されることを特徴とする請求項１乃至
   請求項４のいずれかに記載の半導体集積回路装置。