JPH04258774A - Ｉｃ試験用パターン発生器 - Google Patents
Ｉｃ試験用パターン発生器Info
- Publication number
- JPH04258774A JPH04258774A JP3018827A JP1882791A JPH04258774A JP H04258774 A JPH04258774 A JP H04258774A JP 3018827 A JP3018827 A JP 3018827A JP 1882791 A JP1882791 A JP 1882791A JP H04258774 A JPH04258774 A JP H04258774A
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- Japan
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- pattern
- memory
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- scan pattern
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- Withdrawn
Links
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- 238000010586 diagram Methods 0.000 description 3
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- PUPNJSIFIXXJCH-UHFFFAOYSA-N n-(4-hydroxyphenyl)-2-(1,1,3-trioxo-1,2-benzothiazol-2-yl)acetamide Chemical compound C1=CC(O)=CC=C1NC(=O)CN1S(=O)(=O)C2=CC=CC=C2C1=O PUPNJSIFIXXJCH-UHFFFAOYSA-N 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は例えば論理回路網を含
んだＩＣの動作を試験すること等に利用するＩＣ試験用
パターン発生器に関する。
んだＩＣの動作を試験すること等に利用するＩＣ試験用
パターン発生器に関する。
【０００２】
【従来の技術】図２に従来のＩＣ試験用パターン発生器
の概要を示す。図中１はシーケンスコントローラ、２は
パーピンパターン発生用メモリ、３はストレートパター
ン発生用メモリ、４はスキャンパターン発生用メモリ、
５はストレートパターンの出力を制御するゲート、６は
スキャンパターン発生用メモリ４から読出されるスキャ
ンパターンを被試験ＩＣ７の任意のピンに与えるデータ
セレクタを示す。
の概要を示す。図中１はシーケンスコントローラ、２は
パーピンパターン発生用メモリ、３はストレートパター
ン発生用メモリ、４はスキャンパターン発生用メモリ、
５はストレートパターンの出力を制御するゲート、６は
スキャンパターン発生用メモリ４から読出されるスキャ
ンパターンを被試験ＩＣ７の任意のピンに与えるデータ
セレクタを示す。
【０００３】つまりＩＣ試験用パターン発生器ではパー
ピンパターンとストレートパターンと、スキャンパター
ンとを発生することが要求される。パーピンパターンと
は被試験ＩＣ７のピン数に近い数のパターンデータを同
時に出力して被試験ＩＣ７に与える試験パターン信号で
ある。従ってこのパーピンパターンを出力するパーピン
パターン発生用メモリは出力ビットの数が被試験ＩＣ７
のピン数に対応している。またパーピンパターンは例え
ばループと称して同じアドレス領域に記憶したパターン
を繰返し出力するとか、又は、ジャンプと称してアドレ
スをジャンプしてメモリ内の任意のアドレスに記憶した
パターンを任意に読出して出力することができる。
ピンパターンとストレートパターンと、スキャンパター
ンとを発生することが要求される。パーピンパターンと
は被試験ＩＣ７のピン数に近い数のパターンデータを同
時に出力して被試験ＩＣ７に与える試験パターン信号で
ある。従ってこのパーピンパターンを出力するパーピン
パターン発生用メモリは出力ビットの数が被試験ＩＣ７
のピン数に対応している。またパーピンパターンは例え
ばループと称して同じアドレス領域に記憶したパターン
を繰返し出力するとか、又は、ジャンプと称してアドレ
スをジャンプしてメモリ内の任意のアドレスに記憶した
パターンを任意に読出して出力することができる。
【０００４】これに対し、ストレートパターンは出力ビ
ット数はパーピンパターンと同様であるが高速試験用の
パターンを指し、ループ或はジャンプ等の機能を持たず
アドレス順にパターンデータを読出して高速パターンを
発生する。スキャンパターンとはメモリ４から読出され
るパターン数は被試験ＩＣ７のピン数の数分の１にされ
、読出されたパターンデータはデータセレクタ６によっ
て選択されて被試験ＩＣ７の希望するピンつまりスキャ
ンパターン入力ピンに与えられる。
ット数はパーピンパターンと同様であるが高速試験用の
パターンを指し、ループ或はジャンプ等の機能を持たず
アドレス順にパターンデータを読出して高速パターンを
発生する。スキャンパターンとはメモリ４から読出され
るパターン数は被試験ＩＣ７のピン数の数分の１にされ
、読出されたパターンデータはデータセレクタ６によっ
て選択されて被試験ＩＣ７の希望するピンつまりスキャ
ンパターン入力ピンに与えられる。
【０００５】つまりスキャンパターンは被試験ＩＣ内に
スキャン回路を具備する場合に用いられる。例えば図３
に示すように被試験ＩＣ７の内部にスキャン回路ＳＣを
具備し、このスキャン回路ＳＣに入力端子７Ａからスキ
ャンパターンを与えることにより、論理回路網ＡからＢ
に信号が伝達される。従って論理回路網Ａの入力端子７
Ｂにパーピンパターン（又はストレートパターン）を与
え、スキャンパターンによって論理回路網ＡからＢに信
号を伝達し、論理回路網Ｂの出力端子７Ｃから被試験Ｉ
Ｃ７の応答出力を得、この応答出力が期待値と一致する
か否かを見て試験が行なわれる。
スキャン回路を具備する場合に用いられる。例えば図３
に示すように被試験ＩＣ７の内部にスキャン回路ＳＣを
具備し、このスキャン回路ＳＣに入力端子７Ａからスキ
ャンパターンを与えることにより、論理回路網ＡからＢ
に信号が伝達される。従って論理回路網Ａの入力端子７
Ｂにパーピンパターン（又はストレートパターン）を与
え、スキャンパターンによって論理回路網ＡからＢに信
号を伝達し、論理回路網Ｂの出力端子７Ｃから被試験Ｉ
Ｃ７の応答出力を得、この応答出力が期待値と一致する
か否かを見て試験が行なわれる。
【０００６】スキャンパターンは上述したように被試験
ＩＣ７の一部の（少数の）ピンに与えるパターン信号で
ある。従ってスキャンパターン発生用メモリ４の出力ビ
ット数は少なくてよい。
ＩＣ７の一部の（少数の）ピンに与えるパターン信号で
ある。従ってスキャンパターン発生用メモリ４の出力ビ
ット数は少なくてよい。
【０００７】
【発明が解決しようとする課題】上述したように従来は
パーピンパターン発生用メモリ２と、ストレートパター
ン発生用メモリ３と、スキャンパターン発生用メモリ４
を別々に設けているが、実動中は少なくともパーピンパ
ターン発生用メモリ２とスキャンパターン発生用メモリ
４の組合せ、又はストレートパターン発生用メモリ３と
スキャンパターン発生用メモリ４の組合せの２通りの動
作モードで動作する。従って動作は必ず一つのメモリは
未使用となり、不経済である。
パーピンパターン発生用メモリ２と、ストレートパター
ン発生用メモリ３と、スキャンパターン発生用メモリ４
を別々に設けているが、実動中は少なくともパーピンパ
ターン発生用メモリ２とスキャンパターン発生用メモリ
４の組合せ、又はストレートパターン発生用メモリ３と
スキャンパターン発生用メモリ４の組合せの２通りの動
作モードで動作する。従って動作は必ず一つのメモリは
未使用となり、不経済である。
【０００８】この発明の目的は一つのメモリによってパ
ーピンパターン、ストレートパターン、スキャンパター
ンの３通りのパターンを発生させることができるＩＣ試
験用パターン発生器を提供しようとするものである。
ーピンパターン、ストレートパターン、スキャンパター
ンの３通りのパターンを発生させることができるＩＣ試
験用パターン発生器を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明では任意のアド
レスから読出を行なうことができるメモリによって構成
され、このメモリにパーピンパターン記憶領域と、スト
レートパターン記憶領域と、スキャンパターン記憶領域
とが設けられたパターン発生用メモリと、このパターン
発生用メモリのパーピンパターン記憶領域又はストレー
トパターン記憶領域から読出されたパーピンパターンデ
ータ又はストレートパターンデータを選択して出力する
ゲート回路と、パターン発生用メモリのスキャンパター
ン記憶領域から読出された並列スキャンパターンデータ
を取込み、この並列スキャンパターンデータを直列スキ
ャンパターンデータに変換して出力するシフトレジスタ
とによってＩＣ試験用パターン発生器を構成する。
レスから読出を行なうことができるメモリによって構成
され、このメモリにパーピンパターン記憶領域と、スト
レートパターン記憶領域と、スキャンパターン記憶領域
とが設けられたパターン発生用メモリと、このパターン
発生用メモリのパーピンパターン記憶領域又はストレー
トパターン記憶領域から読出されたパーピンパターンデ
ータ又はストレートパターンデータを選択して出力する
ゲート回路と、パターン発生用メモリのスキャンパター
ン記憶領域から読出された並列スキャンパターンデータ
を取込み、この並列スキャンパターンデータを直列スキ
ャンパターンデータに変換して出力するシフトレジスタ
とによってＩＣ試験用パターン発生器を構成する。
【００１０】この発明の構成によればパターン発生器を
一つのメモリによって構成することができる。よって全
体のメモリ使用量を少なくすることができるから、コス
トダウンが期待できる。
一つのメモリによって構成することができる。よって全
体のメモリ使用量を少なくすることができるから、コス
トダウンが期待できる。
【００１１】
【実施例】図１にこの発明によるＩＣ試験用パターン発
生器の構成を示す。図１において、１１は任意のアドレ
スから読出を行なうことができるパターン記憶用メモリ
を示す。このパターン記憶用メモリ１１にはパーピンパ
ターン記憶領域ＰＰと、ストレートパターン記憶領域Ｓ
Ｐと、スキャンパターン記憶領域ＳＣＰとが設けられる
。読出出力端子の数は被試験ＩＣ７のピン数が例えばｍ
ピンとすると、少なくともｍピン分のパターンデータを
出力することができるビット幅を具備している。
生器の構成を示す。図１において、１１は任意のアドレ
スから読出を行なうことができるパターン記憶用メモリ
を示す。このパターン記憶用メモリ１１にはパーピンパ
ターン記憶領域ＰＰと、ストレートパターン記憶領域Ｓ
Ｐと、スキャンパターン記憶領域ＳＣＰとが設けられる
。読出出力端子の数は被試験ＩＣ７のピン数が例えばｍ
ピンとすると、少なくともｍピン分のパターンデータを
出力することができるビット幅を具備している。
【００１２】従ってパーピンパターン記憶領域ＰＰ、又
はストレートパターン記憶領域ＳＰから読出されるパー
ピンパターンデータ、及びストレートパターンデータは
、全てゲート回路５を通じて取出され、オアゲート８を
通じて被試験ＩＣ７に与えられる。スキャンパターン記
憶領域ＳＣＰはパターン記憶用メモリ１１内においてピ
ン方向に複数の記憶領域ＳＣＰ１，ＳＣＰ２，ＳＣＰ３
…ＳＣＰＮに分割される。各記憶領域ＳＣＰ１〜ＳＣＰ
Ｎから読出される並列信号形式のスキャンパターンデー
タはシフトレジスタ１２Ａ〜１２Ｎに取込まれる。
はストレートパターン記憶領域ＳＰから読出されるパー
ピンパターンデータ、及びストレートパターンデータは
、全てゲート回路５を通じて取出され、オアゲート８を
通じて被試験ＩＣ７に与えられる。スキャンパターン記
憶領域ＳＣＰはパターン記憶用メモリ１１内においてピ
ン方向に複数の記憶領域ＳＣＰ１，ＳＣＰ２，ＳＣＰ３
…ＳＣＰＮに分割される。各記憶領域ＳＣＰ１〜ＳＣＰ
Ｎから読出される並列信号形式のスキャンパターンデー
タはシフトレジスタ１２Ａ〜１２Ｎに取込まれる。
【００１３】シフトレジスタ１２Ａ〜１２Ｎに取込まれ
た並列信号形式のスキャンパターンデータは、シフトレ
ジスタ１２Ａ〜１２Ｎから直列信号形式に変換されて読
出され、ゲート１３を通じてデータセレクタ６に入力さ
れる。データセレクタ６は各シフトレジスタ１２Ａ〜１
２Ｎから入力されるスキャンパターンを選択して被試験
ＩＣ７の所望の入力端子にスキャンパターン信号として
与える。尚被試験ＩＣ７のスキャンパターン入力端子が
固定され、変化しないものとすると、ゲート１３の出力
をそのスキャンパターン入力端子に直接入力することが
でき、データセレクタ６は必ずしも必要とするものでは
ない。
た並列信号形式のスキャンパターンデータは、シフトレ
ジスタ１２Ａ〜１２Ｎから直列信号形式に変換されて読
出され、ゲート１３を通じてデータセレクタ６に入力さ
れる。データセレクタ６は各シフトレジスタ１２Ａ〜１
２Ｎから入力されるスキャンパターンを選択して被試験
ＩＣ７の所望の入力端子にスキャンパターン信号として
与える。尚被試験ＩＣ７のスキャンパターン入力端子が
固定され、変化しないものとすると、ゲート１３の出力
をそのスキャンパターン入力端子に直接入力することが
でき、データセレクタ６は必ずしも必要とするものでは
ない。
【００１４】
【発明の効果】上述したように、この発明によれば一つ
のパターン記憶用メモリ１１にパーピンパターン記憶領
域ＰＰと、ストレートパターン記憶領域ＳＰと、スキャ
ンパターン記憶領域ＳＣＰとを設け、これら各記憶領域
から任意にパターン信号を読出すことができる。よって
一つのメモリ１１を有効に利用することができるから、
全体としてメモリの使用量を少なくすることができ、こ
の結果、コストダウンが可能である。
のパターン記憶用メモリ１１にパーピンパターン記憶領
域ＰＰと、ストレートパターン記憶領域ＳＰと、スキャ
ンパターン記憶領域ＳＣＰとを設け、これら各記憶領域
から任意にパターン信号を読出すことができる。よって
一つのメモリ１１を有効に利用することができるから、
全体としてメモリの使用量を少なくすることができ、こ
の結果、コストダウンが可能である。
【図１】この発明の一実施例を示すブロック図。
【図２】従来の技術を説明するためのブロック図。
【図３】被試験ＩＣの内部構造の一例を説明するための
ブロック図。
ブロック図。
１ シーケンスコントローラ
５ ゲート回路
６ データセレクタ
１１ パターン記憶用メモリ
Claims (1)
- 【請求項１】 任意のアドレスから読出を行なうこと
ができるメモリによって構成され、このメモリにパーピ
ンパターン記憶領域と、ストレートパターン記憶領域と
、スキャンパターン記憶領域とが設けられたパターン発
生用メモリと、このパターン発生用メモリのパーピンパ
ターン記憶領域又はストレートパターン記憶領域から読
出されたパーピンパターンデータ又はストレートパター
ンデータを選択して出力するゲート回路と、上記パター
ン発生用メモリのスキャンパターン記憶領域から読出さ
れた並列スキャンパターンデータを取込み、この並列ス
キャンパターンデータを直列スキャンパターンデータと
して出力するシフトレジスタとによって構成したＩＣ試
験用パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018827A JPH04258774A (ja) | 1991-02-12 | 1991-02-12 | Ｉｃ試験用パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018827A JPH04258774A (ja) | 1991-02-12 | 1991-02-12 | Ｉｃ試験用パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258774A true JPH04258774A (ja) | 1992-09-14 |
Family
ID=11982399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018827A Withdrawn JPH04258774A (ja) | 1991-02-12 | 1991-02-12 | Ｉｃ試験用パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006350A (en) * | 1997-05-22 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device |
-
1991
- 1991-02-12 JP JP3018827A patent/JPH04258774A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006350A (en) * | 1997-05-22 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |