JPH04258878A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04258878A JPH04258878A JP3041315A JP4131591A JPH04258878A JP H04258878 A JPH04258878 A JP H04258878A JP 3041315 A JP3041315 A JP 3041315A JP 4131591 A JP4131591 A JP 4131591A JP H04258878 A JPH04258878 A JP H04258878A
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- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り
、特に直列接続された複数のＭＯＳトランジスタとそれ
らの各一端にそれぞれ一端が接続された情報記憶用のキ
ャパシタを備えたダイナミック型メモリセルのアレイを
有するダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリセルから時系列で読み出される情
報を一時格納する格納手段をキャッシュメモリとして使
用する技術に関する。
、特に直列接続された複数のＭＯＳトランジスタとそれ
らの各一端にそれぞれ一端が接続された情報記憶用のキ
ャパシタを備えたダイナミック型メモリセルのアレイを
有するダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリセルから時系列で読み出される情
報を一時格納する格納手段をキャッシュメモリとして使
用する技術に関する。
【０００２】
【従来の技術】現在実用化されているＤＲＡＭのメモリ
セルは、ワード線およびビット線に接続される１個のト
ランスファゲート用ＭＯＳ（絶縁ゲート型）トランジス
タと、これに接続される１個の情報記憶用キャパシタと
で構成されている。
セルは、ワード線およびビット線に接続される１個のト
ランスファゲート用ＭＯＳ（絶縁ゲート型）トランジス
タと、これに接続される１個の情報記憶用キャパシタと
で構成されている。
【０００３】一方、半導体メモリセルとして、より高い
集積度を達成し、ビット単価を低減することが要求され
ている。このような事情に鑑み、本願発明者は、例えば
図２３あるいは図２４に示すような新しい構成のダイナ
ミック型メモリセルを提案した（本願出願人に係る特願
平２−１０４５７６号出願）。このメモリセルは、複数
のＭＯＳトランジスタが直列接続され、その各一端にそ
れぞれ情報記憶用のキャパシタの一端が接続されてなる
。このようなカスケード型のメモリセルは、既存の製造
プロセスで、あるいは、製造プロセスは変えても微細化
を伴わずに、従来の１トランジスタ・１キャパシタ型の
セルを用いたＤＲＡＭよりも高い集積度を実現でき、ビ
ット単価を大幅に低減することができる。
集積度を達成し、ビット単価を低減することが要求され
ている。このような事情に鑑み、本願発明者は、例えば
図２３あるいは図２４に示すような新しい構成のダイナ
ミック型メモリセルを提案した（本願出願人に係る特願
平２−１０４５７６号出願）。このメモリセルは、複数
のＭＯＳトランジスタが直列接続され、その各一端にそ
れぞれ情報記憶用のキャパシタの一端が接続されてなる
。このようなカスケード型のメモリセルは、既存の製造
プロセスで、あるいは、製造プロセスは変えても微細化
を伴わずに、従来の１トランジスタ・１キャパシタ型の
セルを用いたＤＲＡＭよりも高い集積度を実現でき、ビ
ット単価を大幅に低減することができる。
【０００４】即ち、図２３に示したメモリセルは、直列
接続されたトランジスタＱ１ 〜Ｑ４ 群を所定の順序
でオン／オフ制御することにより、複数のトランジスタ
の直列接続の一端（第１の読み出し／書込みノードＮ１
）に近い側のキャパシタＣ１ から順に各キャパシタ
Ｃ１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノ
ードＮ１ に読み出し、第１の読み出し／書込みノード
Ｎ１ に遠い側のキャパシタＣ４ から順に各キャパシ
タＣ４ 〜Ｃ１ に第１の読み出し／書込みノードＮ１
の情報を書込むことが可能になる。
接続されたトランジスタＱ１ 〜Ｑ４ 群を所定の順序
でオン／オフ制御することにより、複数のトランジスタ
の直列接続の一端（第１の読み出し／書込みノードＮ１
）に近い側のキャパシタＣ１ から順に各キャパシタ
Ｃ１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノ
ードＮ１ に読み出し、第１の読み出し／書込みノード
Ｎ１ に遠い側のキャパシタＣ４ から順に各キャパシ
タＣ４ 〜Ｃ１ に第１の読み出し／書込みノードＮ１
の情報を書込むことが可能になる。
【０００５】これに対して、図２４に示したメモリセル
は、複数のトランジスタＱ１ 〜Ｑ４ の直列接続の他
端と第２の読み出し／書込みノードＮ２ との間にさら
にＭＯＳトランジスタＱ５ を接続しており、これらの
直列接続されたトランジスタ群を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１ に近い側のキャパシタＣ１ から各キャパシタＣ
１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノー
ドＮ１ に順次読み出し、第１の読み出し／書込みノー
ドＮ１ に近い側のキャパシタＣ１ から各キャパシタ
Ｃ１ 〜Ｃ４ に第２の読み出し／書込みノードＮ２
の情報を順次書込むことが可能になる。この場合、直列
接続されたトランジスタ群のオン／オフ制御の順序を上
記とは逆にすれば、第２の読み出し／書込みノードＮ２
に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ の記憶情報を第２の読み出し／書込みノード
Ｎ２ に順次読み出し、第２の読み出し／書込みノード
Ｎ２ に近い側のキャパシタＣ４ から各キャパシタＣ
４ 〜Ｃ１ に第１の読み出し／書込みノードＮ１ の
情報を順次書き込むことが可能になる。
は、複数のトランジスタＱ１ 〜Ｑ４ の直列接続の他
端と第２の読み出し／書込みノードＮ２ との間にさら
にＭＯＳトランジスタＱ５ を接続しており、これらの
直列接続されたトランジスタ群を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１ に近い側のキャパシタＣ１ から各キャパシタＣ
１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノー
ドＮ１ に順次読み出し、第１の読み出し／書込みノー
ドＮ１ に近い側のキャパシタＣ１ から各キャパシタ
Ｃ１ 〜Ｃ４ に第２の読み出し／書込みノードＮ２
の情報を順次書込むことが可能になる。この場合、直列
接続されたトランジスタ群のオン／オフ制御の順序を上
記とは逆にすれば、第２の読み出し／書込みノードＮ２
に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ の記憶情報を第２の読み出し／書込みノード
Ｎ２ に順次読み出し、第２の読み出し／書込みノード
Ｎ２ に近い側のキャパシタＣ４ から各キャパシタＣ
４ 〜Ｃ１ に第１の読み出し／書込みノードＮ１ の
情報を順次書き込むことが可能になる。
【０００６】また、直列接続されたトランジスタ群の両
端のトランジスタＱ１、Ｑ５ を選択的に使用するよう
にスイッチ制御し、直列接続されたトランジスタ群を所
定の順序でオン／オフ制御することにより、メモリセル
と第１の読み出し／書込みノードＮ１ または第２の読
み出し／書込みノードＮ２との間で選択的に情報のやり
とりを行うことが可能になる。
端のトランジスタＱ１、Ｑ５ を選択的に使用するよう
にスイッチ制御し、直列接続されたトランジスタ群を所
定の順序でオン／オフ制御することにより、メモリセル
と第１の読み出し／書込みノードＮ１ または第２の読
み出し／書込みノードＮ２との間で選択的に情報のやり
とりを行うことが可能になる。
【０００７】なお、ＤＲＡＭの記憶情報は破壊読み出し
されるのが特徴であり、常に再書込みする必要がある。 しかし、図２３あるいは図２４に示したメモリセルは、
１つのメモリセル内のキャパシタの読み出し、書込みの
順序が規定されるので、任意のキャパシタについてみる
と、記憶情報を読み出した直後に再書込みすることは許
されない。即ち、任意のキャパシタからの読み出しに続
く同一セル内の他のキャパシタからの読み出しを待たな
いと、再書込みすることができない。従って、図２３あ
るいは図２４に示したメモリセルを使用するＤＲＡＭに
おいては、メモリセルから必要な読み出しが終了した後
に順に再書込み（あるいは書込み）する必要があるので
、メモリセルから時系列で読み出される情報を一時格納
する格納手段が必要になる。
されるのが特徴であり、常に再書込みする必要がある。 しかし、図２３あるいは図２４に示したメモリセルは、
１つのメモリセル内のキャパシタの読み出し、書込みの
順序が規定されるので、任意のキャパシタについてみる
と、記憶情報を読み出した直後に再書込みすることは許
されない。即ち、任意のキャパシタからの読み出しに続
く同一セル内の他のキャパシタからの読み出しを待たな
いと、再書込みすることができない。従って、図２３あ
るいは図２４に示したメモリセルを使用するＤＲＡＭに
おいては、メモリセルから必要な読み出しが終了した後
に順に再書込み（あるいは書込み）する必要があるので
、メモリセルから時系列で読み出される情報を一時格納
する格納手段が必要になる。
【０００８】ところで、ＤＲＡＭの速度とＭＰＵ（マイ
クロ・プロセッサ・ユニット）の速度との乖離は大きく
なる一方であり、両者の間のデータ転送速度がシステム
全体の性能を左右するボトルネックになっている。これ
を解消するための様々な改良がなされており、その代表
的なものは、ＭＰＵのサイクルタイムとメインメモリの
アクセス時間との差を埋めるために両者の間に置かれ、
ＭＰＵの使用効率の向上を可能とする高速メモリ（キャ
ッシュメモリ）の採用である。
クロ・プロセッサ・ユニット）の速度との乖離は大きく
なる一方であり、両者の間のデータ転送速度がシステム
全体の性能を左右するボトルネックになっている。これ
を解消するための様々な改良がなされており、その代表
的なものは、ＭＰＵのサイクルタイムとメインメモリの
アクセス時間との差を埋めるために両者の間に置かれ、
ＭＰＵの使用効率の向上を可能とする高速メモリ（キャ
ッシュメモリ）の採用である。
【０００９】現在、キャッシュメモリは３種類が知られ
ており、第１は、ＭＰＵからもＤＲＡＭからも独立した
ＳＲＡＭで構成するものであり、第２は、ＭＰＵチップ
上に搭載されるオンチップ・キャッシュ（あるいは、エ
ンベデッド・メモリ）と称されるＳＲＡＭで構成するも
の（実際は、キャッシュメモリを搭載したＭＰＵが、さ
らに、別チップのＳＲＡＭキャッシュを持つ場合もある
。）であり、第３は、ＤＲＡＭチップ上に搭載されるＳ
ＲＡＭセルで構成するものである。
ており、第１は、ＭＰＵからもＤＲＡＭからも独立した
ＳＲＡＭで構成するものであり、第２は、ＭＰＵチップ
上に搭載されるオンチップ・キャッシュ（あるいは、エ
ンベデッド・メモリ）と称されるＳＲＡＭで構成するも
の（実際は、キャッシュメモリを搭載したＭＰＵが、さ
らに、別チップのＳＲＡＭキャッシュを持つ場合もある
。）であり、第３は、ＤＲＡＭチップ上に搭載されるＳ
ＲＡＭセルで構成するものである。
【００１０】上記３種類のキャッシュメモリのうちでは
、第２あるいは第３の構成が、コンパクトであるので、
ワークステーションやパーソナル・コンピュータの高級
機などに広く用いられる可能性が大きい。特に、第３の
構成である、ＤＲＡＭチップ上にＳＲＡＭセルからなる
キャッシュを搭載する点については、１９９０ Ｓｙｍ
ｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，
ｐｐ ７９−８０ ” Ａ Ｃｉｒｃｕｉｔ Ｄｅｓｉ
ｇｎｏｆ Ｉｎｔｅｌｌｉｇｅｎｔ ＣＤＤＲＡＭ ｗ
ｉｔｈ Ａｕｔｏｍａｔｉｃ Ｗｒｉｔｅ ｂａｃｋ
Ｃａｐａｂｉｌｉｔｙ ”なる文献に、１トランジスタ
・１キャパシタのセルを用いたＤＲＡＭのカラム毎にＳ
ＲＡＭセルを付加し、これをキャッシュメモリとして使
用する技術が開示されている。また、この文献には、読
み出したいアドレスがキャッシュメモリにない（ミスヒ
ット）場合には、その時点でのキャッシュメモリの内容
を該当するアドレスのＤＲＡＭセルに書き戻し、その後
、アクセスしたいアドレスのＤＲＡＭセルを読み出す技
術についても言及している。このようなキャッシュ搭載
型のＤＲＡＭは、キャッシュメモリを搭載したＭＰＵと
併用することも可能であり、この場合には、ＤＲＡＭ上
のキャッシュは第２のキャッシュとして使用されること
になる。
、第２あるいは第３の構成が、コンパクトであるので、
ワークステーションやパーソナル・コンピュータの高級
機などに広く用いられる可能性が大きい。特に、第３の
構成である、ＤＲＡＭチップ上にＳＲＡＭセルからなる
キャッシュを搭載する点については、１９９０ Ｓｙｍ
ｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，
ｐｐ ７９−８０ ” Ａ Ｃｉｒｃｕｉｔ Ｄｅｓｉ
ｇｎｏｆ Ｉｎｔｅｌｌｉｇｅｎｔ ＣＤＤＲＡＭ ｗ
ｉｔｈ Ａｕｔｏｍａｔｉｃ Ｗｒｉｔｅ ｂａｃｋ
Ｃａｐａｂｉｌｉｔｙ ”なる文献に、１トランジスタ
・１キャパシタのセルを用いたＤＲＡＭのカラム毎にＳ
ＲＡＭセルを付加し、これをキャッシュメモリとして使
用する技術が開示されている。また、この文献には、読
み出したいアドレスがキャッシュメモリにない（ミスヒ
ット）場合には、その時点でのキャッシュメモリの内容
を該当するアドレスのＤＲＡＭセルに書き戻し、その後
、アクセスしたいアドレスのＤＲＡＭセルを読み出す技
術についても言及している。このようなキャッシュ搭載
型のＤＲＡＭは、キャッシュメモリを搭載したＭＰＵと
併用することも可能であり、この場合には、ＤＲＡＭ上
のキャッシュは第２のキャッシュとして使用されること
になる。
【００１１】上記したようなキャッシュ搭載型のＤＲＡ
Ｍは、ＤＲＡＭと比較すると、遥かに速い平均アクセス
タイムを実現し、システムスピードのボトルネックの解
消に大きな効果を発揮する。但し、従来の１トランジス
タ・１キャパシタのセルを用いたＤＲＡＭと比べて、Ｓ
ＲＡＭセルやこれに付随する回路を付加する必要がある
ので、チップサイズが大きくなってしまう。この点につ
いて、前記文献には、チップサイズが１２０％になると
記述されている。
Ｍは、ＤＲＡＭと比較すると、遥かに速い平均アクセス
タイムを実現し、システムスピードのボトルネックの解
消に大きな効果を発揮する。但し、従来の１トランジス
タ・１キャパシタのセルを用いたＤＲＡＭと比べて、Ｓ
ＲＡＭセルやこれに付随する回路を付加する必要がある
ので、チップサイズが大きくなってしまう。この点につ
いて、前記文献には、チップサイズが１２０％になると
記述されている。
【００１２】しかし、このチップサイズの増大は、ビッ
トコストの増大を招き、優れた性能であるにも拘らず、
ユーザーの採用意欲を鈍らせることになる。
トコストの増大を招き、優れた性能であるにも拘らず、
ユーザーの採用意欲を鈍らせることになる。
【００１３】
【発明が解決しようとする課題】上記したような事情に
鑑みて、本願発明者は、前記複数トランジスタ・複数キ
ャパシタ型のセルから時系列で読み出される情報を一時
格納するための格納手段の多くの具体例と共に、この格
納手段をキャッシュメモリとして使用し得る半導体記憶
装置を提案した（本願出願人の出願に係る特願平２−１
６６９１４号出願）。
鑑みて、本願発明者は、前記複数トランジスタ・複数キ
ャパシタ型のセルから時系列で読み出される情報を一時
格納するための格納手段の多くの具体例と共に、この格
納手段をキャッシュメモリとして使用し得る半導体記憶
装置を提案した（本願出願人の出願に係る特願平２−１
６６９１４号出願）。
【００１４】本発明は、上記格納手段をキャッシュメモ
リとして使用する技術を具体例に提案すべくなされたも
ので、搭載しているキャッシュメモリの実効的に高速な
動作を実現でき、しかも、従来の１トランジスタ・１キ
ャパシタ型のセルを用いた標準ＤＲＡＭと同等かそれ以
下のチップサイズで実現し得る複数トランジスタ・複数
キャパシタ型のセルを用いたキャッシュ搭載型の半導体
記憶装置を提供することを目的とする。
リとして使用する技術を具体例に提案すべくなされたも
ので、搭載しているキャッシュメモリの実効的に高速な
動作を実現でき、しかも、従来の１トランジスタ・１キ
ャパシタ型のセルを用いた標準ＤＲＡＭと同等かそれ以
下のチップサイズで実現し得る複数トランジスタ・複数
キャパシタ型のセルを用いたキャッシュ搭載型の半導体
記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、直列接続され
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたダ
イナミック型メモリセルのアレイを有する半導体記憶装
置において、上記メモリセルのアレイのカラムに設けら
れ、上記メモリセルから時系列で読み出される情報を一
時格納する格納手段と、この格納手段をメモリセルのア
レイとは独立にアクセスする手段とを具備することを特
徴とする。
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたダ
イナミック型メモリセルのアレイを有する半導体記憶装
置において、上記メモリセルのアレイのカラムに設けら
れ、上記メモリセルから時系列で読み出される情報を一
時格納する格納手段と、この格納手段をメモリセルのア
レイとは独立にアクセスする手段とを具備することを特
徴とする。
【００１６】
【作用】複数トランジスタ・複数キャパシタ型のメモリ
セルから時系列で読み出される情報を一時格納する格納
手段をメモリセルのアレイとは独立にアクセスすること
により、上記格納手段をキャッシュメモリとして使用す
ることが可能になる。
セルから時系列で読み出される情報を一時格納する格納
手段をメモリセルのアレイとは独立にアクセスすること
により、上記格納手段をキャッシュメモリとして使用す
ることが可能になる。
【００１７】従って、１トランジスタ・１キャパシタの
メモリセルのアレイを有するＤＲＡＭの各カラムにＳＲ
ＡＭセルを設けた従来のキャッシュ搭載型のＤＲＡＭと
比較して、ミスヒット時のアクセスタイムは若干遅くな
るかもしれないが、ヒット時のアクセスタイムは同等か
それ以上を達成でき、平均的なアクセスタイムは殆んど
遜色がなく、実効的に高速な（つまり、期待値としての
フクセスタイムが速い）動作を実現でき、かつ、チップ
サイズは１トランジスタ・１キャパシタ型の従来のＤＲ
ＡＭと同等かそれ以下で実現することが可能になる。
メモリセルのアレイを有するＤＲＡＭの各カラムにＳＲ
ＡＭセルを設けた従来のキャッシュ搭載型のＤＲＡＭと
比較して、ミスヒット時のアクセスタイムは若干遅くな
るかもしれないが、ヒット時のアクセスタイムは同等か
それ以上を達成でき、平均的なアクセスタイムは殆んど
遜色がなく、実効的に高速な（つまり、期待値としての
フクセスタイムが速い）動作を実現でき、かつ、チップ
サイズは１トランジスタ・１キャパシタ型の従来のＤＲ
ＡＭと同等かそれ以下で実現することが可能になる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１９】まず、直列接続された複数のＭＯＳトラン
ジスタとそれらの各一端にそれぞれ一端が接続された情
報記憶用のキャパシタを備えたダイナミック型メモリセ
ルのアレイを有する半導体記憶装置（前記した現在提案
中のもの）について、概要を説明する。
ジスタとそれらの各一端にそれぞれ一端が接続された情
報記憶用のキャパシタを備えたダイナミック型メモリセ
ルのアレイを有する半導体記憶装置（前記した現在提案
中のもの）について、概要を説明する。
【００２０】図１は、図２３に示したようなメモリセル
のアレイを有するＤＲＡＭの１カラムを抜き出し、説明
の簡単化のため、相補的なビット線（ＢＬ、／ＢＬ）と
、１個のメモリセルＭＣと、ビット線センスアンプＳＡ
と、メモリセルＭＣから時系列で読み出される情報を一
時格納するレジスタＲＥＧとを示している。
のアレイを有するＤＲＡＭの１カラムを抜き出し、説明
の簡単化のため、相補的なビット線（ＢＬ、／ＢＬ）と
、１個のメモリセルＭＣと、ビット線センスアンプＳＡ
と、メモリセルＭＣから時系列で読み出される情報を一
時格納するレジスタＲＥＧとを示している。
【００２１】上記メモリセルＭＣは、第１の読み出し／
書込みノードＮ１ にドレインが接続された第１のＭＯ
ＳトランジスタＱ１ と、この第１のＭＯＳトランジス
タＱ１ のソース側に直列接続された１個以上（本例で
は３個）の第２のＭＯＳトランジスタＱ２ 〜Ｑ４ と
、これらの４個のトランジスタＱ１ 〜Ｑ４ の各ソー
スにそれぞれ一端が接続された情報記憶用のキャパシタ
Ｃ１ 〜Ｃ４ とからなり、本例では４ビットのメモリ
セルを示している。上記４個のトランジスタＱ１ 〜Ｑ
４ の各ゲートは対応してワード線ＷＬ１ 〜ＷＬ４
に接続されており、上記第１の読み出し／書込みノード
Ｎ１ は一方のビット線ＢＬに接続されており、上記キ
ャパシタＣ１ 〜Ｃ４ の各他端は例えば同じキャパシ
タプレート電位ＶＰＬに接続されている。
書込みノードＮ１ にドレインが接続された第１のＭＯ
ＳトランジスタＱ１ と、この第１のＭＯＳトランジス
タＱ１ のソース側に直列接続された１個以上（本例で
は３個）の第２のＭＯＳトランジスタＱ２ 〜Ｑ４ と
、これらの４個のトランジスタＱ１ 〜Ｑ４ の各ソー
スにそれぞれ一端が接続された情報記憶用のキャパシタ
Ｃ１ 〜Ｃ４ とからなり、本例では４ビットのメモリ
セルを示している。上記４個のトランジスタＱ１ 〜Ｑ
４ の各ゲートは対応してワード線ＷＬ１ 〜ＷＬ４
に接続されており、上記第１の読み出し／書込みノード
Ｎ１ は一方のビット線ＢＬに接続されており、上記キ
ャパシタＣ１ 〜Ｃ４ の各他端は例えば同じキャパシ
タプレート電位ＶＰＬに接続されている。
【００２２】前記レジスタＲＥＧは、上記メモリセルＭ
Ｃのキャパシタ数（ビット数）と同数の格納エレメント
を有する。
Ｃのキャパシタ数（ビット数）と同数の格納エレメント
を有する。
【００２３】図２のタイミング波形は、図１のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
１ 〜ＷＬ４ を図示のようなタイミングでオン／オフ
制御してトランジスタＱ１ 〜Ｑ４ の順序でオン、ト
ランジスタＱ４ 〜Ｑ１ の順序でオフさせるものとす
る。また、制御信号線ＲＬ１ 〜ＲＬ４ を図示のよう
なタイミングでオン／オフ制御することにより、１回目
は第１〜第４エレメントの順序で動作させ、２回目は第
３〜第１エレメントの順序で動作させるものとする。ま
た、ｔ１ はセンスアンプＳＡを動作させるタイミング
、ｔ２ はビット線対（ＢＬ、／ＢＬ）を所定の電位（
例えば電源電位の１／２）にプリチャージ・イコライズ
するタイミングを示している。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
１ 〜ＷＬ４ を図示のようなタイミングでオン／オフ
制御してトランジスタＱ１ 〜Ｑ４ の順序でオン、ト
ランジスタＱ４ 〜Ｑ１ の順序でオフさせるものとす
る。また、制御信号線ＲＬ１ 〜ＲＬ４ を図示のよう
なタイミングでオン／オフ制御することにより、１回目
は第１〜第４エレメントの順序で動作させ、２回目は第
３〜第１エレメントの順序で動作させるものとする。ま
た、ｔ１ はセンスアンプＳＡを動作させるタイミング
、ｔ２ はビット線対（ＢＬ、／ＢＬ）を所定の電位（
例えば電源電位の１／２）にプリチャージ・イコライズ
するタイミングを示している。
【００２４】このような制御により、メモリセルＭＣの
第１の読み出し／書込みノードＮ１ （メモリセルＭＣ
が接続されているビット線ＢＬ）に近い側のキャパシタ
Ｃ１ から順に各キャパシタＣ１ 〜Ｃ４ の記憶情報
を上記ビット線ＢＬに順次読み出すと共にキャパシタＣ
１ 〜Ｃ４ の記憶情報をレジスタＲＥＧに格納し、上
記ビット線ＢＬに遠い側のキャパシタＣ４ から順に各
キャパシタＣ４ 〜Ｃ１ に上記ビット線ＢＬの情報を
順次書込むことが可能になる。
第１の読み出し／書込みノードＮ１ （メモリセルＭＣ
が接続されているビット線ＢＬ）に近い側のキャパシタ
Ｃ１ から順に各キャパシタＣ１ 〜Ｃ４ の記憶情報
を上記ビット線ＢＬに順次読み出すと共にキャパシタＣ
１ 〜Ｃ４ の記憶情報をレジスタＲＥＧに格納し、上
記ビット線ＢＬに遠い側のキャパシタＣ４ から順に各
キャパシタＣ４ 〜Ｃ１ に上記ビット線ＢＬの情報を
順次書込むことが可能になる。
【００２５】図３に示すレジスタは、それぞれ１トラン
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが４個（第１エレメント
ＲＥＧ１ 〜第４エレメントＲＥＧ４ ）用いられ、第
１エレメントＲＥＧ１ 〜第４エレメントＲＥＧ４ の
一部（本例では第１、第３エレメント）のトランジスタ
の一端が一方のビット線ＢＬ（または／ＢＬ）に接続さ
れ、残りのエレメント（本例では第２、第４エレメント
）のトランジスタの一端が他方のビット線／ＢＬ（また
はＢＬ）に接続され、各エレメントのトランジスタのゲ
ートが対応して制御信号線ＲＬ１ 〜ＲＬ４ に接続さ
れており、各エレメントのキャパシタＲＣ１ 〜ＲＣ４
の各他端が例えば同じキャパシタプレート電位ＶＰＬ
に接続されている。
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが４個（第１エレメント
ＲＥＧ１ 〜第４エレメントＲＥＧ４ ）用いられ、第
１エレメントＲＥＧ１ 〜第４エレメントＲＥＧ４ の
一部（本例では第１、第３エレメント）のトランジスタ
の一端が一方のビット線ＢＬ（または／ＢＬ）に接続さ
れ、残りのエレメント（本例では第２、第４エレメント
）のトランジスタの一端が他方のビット線／ＢＬ（また
はＢＬ）に接続され、各エレメントのトランジスタのゲ
ートが対応して制御信号線ＲＬ１ 〜ＲＬ４ に接続さ
れており、各エレメントのキャパシタＲＣ１ 〜ＲＣ４
の各他端が例えば同じキャパシタプレート電位ＶＰＬ
に接続されている。
【００２６】図４に示すレジスタは、それぞれビット線
対（ＢＬ、／ＢＬ）に接続されると共に対応して制御信
号線ＲＬ１ 〜ＲＬ４ に接続される第１エレメントＲ
ＥＧ１ 〜第４エレメントＲＥＧ４ が用いられている
。
対（ＢＬ、／ＢＬ）に接続されると共に対応して制御信
号線ＲＬ１ 〜ＲＬ４ に接続される第１エレメントＲ
ＥＧ１ 〜第４エレメントＲＥＧ４ が用いられている
。
【００２７】図４中の各エレメントは、図５（ａ）に示
すように、例えば抵抗負荷を有するフリップフロップ回
路と２個のトランスファゲートとからなるスタティック
型メモリセル（ＳＲＡＭセル）や抵抗負荷のかわりにＰ
チャネルＭＯＳトランジスタを用いたＳＲＡＭセルを用
いたり、図５（ｂ）に示すように、２個のトランジスタ
の間に１個のキャパシタが接続された２トランジスタ・
１キャパシタのダイナミック型メモリセル（文献；
Ｙ．Ｏｈｔａ，ｅｔ ａｌ ”Ａ Ｎｏｖｅｌ Ｍｅｍ
ｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ
Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲＡＭｓ” １９８
９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕ
ｉｔｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，ｐｐ．１０１−１０２，Ｍａｙ １９８
９ ）を用いることができる。
すように、例えば抵抗負荷を有するフリップフロップ回
路と２個のトランスファゲートとからなるスタティック
型メモリセル（ＳＲＡＭセル）や抵抗負荷のかわりにＰ
チャネルＭＯＳトランジスタを用いたＳＲＡＭセルを用
いたり、図５（ｂ）に示すように、２個のトランジスタ
の間に１個のキャパシタが接続された２トランジスタ・
１キャパシタのダイナミック型メモリセル（文献；
Ｙ．Ｏｈｔａ，ｅｔ ａｌ ”Ａ Ｎｏｖｅｌ Ｍｅｍ
ｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ
Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲＡＭｓ” １９８
９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕ
ｉｔｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，ｐｐ．１０１−１０２，Ｍａｙ １９８
９ ）を用いることができる。
【００２８】図６は、図２４に示したようなメモリセル
のアレイを有するＤＲＡＭの１カラムを抜き出し、相補
的なビット線（ＢＬ、／ＢＬ）と、１個のメモリセルＭ
Ｃと、ビット線センスアンプＳＡと、メモリセルＭＣか
ら時系列で読み出される情報を一時格納するレジスタＲ
ＥＧとを示している。上記メモリセルＭＣは、図１中の
メモリセルと比べて、直列接続されたトランジスタＱ１
〜Ｑ４ のうち第１のトランジスタＱ１ に対して他
端側の第２のトランジスタＱ４ のソースと第２の読み
出し／書込みノードＮ２ との間に第３のＭＯＳトラン
ジスタＱ５ が接続され、この第３のトランジスタＱ５
のゲートはワード線ＷＬ５ に接続され、第２の読み出
し／書込みノードＮ２ は前記ビット線ＢＬに第１の読
み出し／書込みノードＮ１ と共通に接続されている点
が異なり、その他は同じであるので図１中と同じ符号を
付している。上記レジスタＲＥＧは、４個のエレメント
ＲＥＧ１ 〜ＲＥＧ４ のゲートが対応して制御信号線
ＲＬ１ 〜ＲＬ４ に接続されている。
のアレイを有するＤＲＡＭの１カラムを抜き出し、相補
的なビット線（ＢＬ、／ＢＬ）と、１個のメモリセルＭ
Ｃと、ビット線センスアンプＳＡと、メモリセルＭＣか
ら時系列で読み出される情報を一時格納するレジスタＲ
ＥＧとを示している。上記メモリセルＭＣは、図１中の
メモリセルと比べて、直列接続されたトランジスタＱ１
〜Ｑ４ のうち第１のトランジスタＱ１ に対して他
端側の第２のトランジスタＱ４ のソースと第２の読み
出し／書込みノードＮ２ との間に第３のＭＯＳトラン
ジスタＱ５ が接続され、この第３のトランジスタＱ５
のゲートはワード線ＷＬ５ に接続され、第２の読み出
し／書込みノードＮ２ は前記ビット線ＢＬに第１の読
み出し／書込みノードＮ１ と共通に接続されている点
が異なり、その他は同じであるので図１中と同じ符号を
付している。上記レジスタＲＥＧは、４個のエレメント
ＲＥＧ１ 〜ＲＥＧ４ のゲートが対応して制御信号線
ＲＬ１ 〜ＲＬ４ に接続されている。
【００２９】図７のタイミング波形は、図６のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
１ 、ｔ２ は図２中と同じ意味を有する。この動作は
図２を参照して前述した動作に準じて行われるので、そ
の詳述は省略するが、キャパシタＣ１ 〜Ｃ４ の順に
記憶情報をビット線ＢＬに読み出すと共にレジスタＲＥ
Ｇに格納し、引き続いてキャパシタＣ１ 〜Ｃ４ の順
にビット線ＢＬの情報を書込むことが可能になる。この
場合、メモリセルのトランジスタ群およびレジスタのエ
レメント群のオン／オフ制御の順序を上記とは逆にすれ
ば、キャパシタＣ４ 〜Ｃ１ の順に記憶情報をビット
線ＢＬに読み出すと共にレジスタＲＥＧに格納し、引き
続いてキャパシタＣ４ 〜Ｃ１ の順にビット線ＢＬの
情報を書き込むことが可能になる。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
１ 、ｔ２ は図２中と同じ意味を有する。この動作は
図２を参照して前述した動作に準じて行われるので、そ
の詳述は省略するが、キャパシタＣ１ 〜Ｃ４ の順に
記憶情報をビット線ＢＬに読み出すと共にレジスタＲＥ
Ｇに格納し、引き続いてキャパシタＣ１ 〜Ｃ４ の順
にビット線ＢＬの情報を書込むことが可能になる。この
場合、メモリセルのトランジスタ群およびレジスタのエ
レメント群のオン／オフ制御の順序を上記とは逆にすれ
ば、キャパシタＣ４ 〜Ｃ１ の順に記憶情報をビット
線ＢＬに読み出すと共にレジスタＲＥＧに格納し、引き
続いてキャパシタＣ４ 〜Ｃ１ の順にビット線ＢＬの
情報を書き込むことが可能になる。
【００３０】また、メモリセル１個当りのキャパシタ数
と同数のビット線センスアンプを設けて格納手段と兼用
するようにしてもよく、その例を図８に示す。このＤＲ
ＡＭにおいては、図１に示したＤＲＡＭと比べて、４個
のセンスアンプＳＡ１ 〜ＳＡ４ は各対応して制御信
号線φ１ 〜φ４ により開閉制御されるトランスファ
ゲート対ＴＧ、ＴＧを介してビット線対（ＢＬ、／ＢＬ
）に接続されている点が異なり、その他は同じであるの
で図１中と同一符号を付している。
と同数のビット線センスアンプを設けて格納手段と兼用
するようにしてもよく、その例を図８に示す。このＤＲ
ＡＭにおいては、図１に示したＤＲＡＭと比べて、４個
のセンスアンプＳＡ１ 〜ＳＡ４ は各対応して制御信
号線φ１ 〜φ４ により開閉制御されるトランスファ
ゲート対ＴＧ、ＴＧを介してビット線対（ＢＬ、／ＢＬ
）に接続されている点が異なり、その他は同じであるの
で図１中と同一符号を付している。
【００３１】図９のタイミング波形は、図８に示したＤ
ＲＡＭに例えば図２３に示したようなメモリセルＭＣが
使用されている場合におけるセンスアンプＳＡ１ 〜Ｓ
Ａ４ ・メモリセルＭＣの動作の一例を示しており、図
中のタイミングｔ１ 、ｔ２ は図２中と同じ意味を有
する。即ち、例えば制御信号線φ１ がオンになり、ビ
ット線対（ＢＬ、／ＢＬ）とセンスアンプＳＡ１ とが
プリチャージされた状態でワード線ＷＬ１ がオンにな
り、メモリセルＭＣのキャパシタＣ１ からの読み出し
情報がセンスアンプＳＡ１ に伝達される。次に、上記
制御信号線φ１ がオフになった後、上記センスアンプ
ＳＡ１ を動作させ、キャパシタＣ１ からの読み出し
情報を増幅すると同時にセンスアンプＳＡ１ にラッチ
する。再書込み（または書込み）は、ビット線対（ＢＬ
、／ＢＬ）をプリチャージした後、該当するセンスアン
プを接続し、ビット線対（ＢＬ、／ＢＬ）を所定の電位
に充放電し、該当するワード線をオフにすることにより
達成される。センスアンプＳＡ１ 〜ＳＡ４ が例えば
ＣＭＯＳ構成であって、ビット線対（ＢＬ、／ＢＬ）の
電位をＶｃｃ電源側にもＶｓｓ電源（接地電位）側にも
設定できる自由度があれば、再書込み（または書込み）
時のビット線対（ＢＬ、／ＢＬ）のプリチャージは省略
することも可能である。
ＲＡＭに例えば図２３に示したようなメモリセルＭＣが
使用されている場合におけるセンスアンプＳＡ１ 〜Ｓ
Ａ４ ・メモリセルＭＣの動作の一例を示しており、図
中のタイミングｔ１ 、ｔ２ は図２中と同じ意味を有
する。即ち、例えば制御信号線φ１ がオンになり、ビ
ット線対（ＢＬ、／ＢＬ）とセンスアンプＳＡ１ とが
プリチャージされた状態でワード線ＷＬ１ がオンにな
り、メモリセルＭＣのキャパシタＣ１ からの読み出し
情報がセンスアンプＳＡ１ に伝達される。次に、上記
制御信号線φ１ がオフになった後、上記センスアンプ
ＳＡ１ を動作させ、キャパシタＣ１ からの読み出し
情報を増幅すると同時にセンスアンプＳＡ１ にラッチ
する。再書込み（または書込み）は、ビット線対（ＢＬ
、／ＢＬ）をプリチャージした後、該当するセンスアン
プを接続し、ビット線対（ＢＬ、／ＢＬ）を所定の電位
に充放電し、該当するワード線をオフにすることにより
達成される。センスアンプＳＡ１ 〜ＳＡ４ が例えば
ＣＭＯＳ構成であって、ビット線対（ＢＬ、／ＢＬ）の
電位をＶｃｃ電源側にもＶｓｓ電源（接地電位）側にも
設定できる自由度があれば、再書込み（または書込み）
時のビット線対（ＢＬ、／ＢＬ）のプリチャージは省略
することも可能である。
【００３２】なお、上記説明では、ｔ１ のタイミング
でセンスアンプＳＡを動作させているが、このセンスア
ンプＳＡの動作時にビット線対（ＢＬ、／ＢＬ）の充放
電まで伴うとすると、１つのメモリセルＭＣの読み出し
の間にビット線対（ＢＬ、／ＢＬ）の電位が最低７回は
電源振幅まで変化することになり、消費電力が増大する
おそれがある。そこで、センスアンプＳＡとビット線対
（ＢＬ、／ＢＬ）との間にトランスファゲート対（ＴＧ
、ＴＧ）を挿入しておき、ワード線が立ち上がることに
よってメモリセルＭＣのキャパシタの情報を読み出して
レジスタＲＥＧに格納する際は、キャパシタの情報がセ
ンスアンプＳＡに伝達された後は上記トランスファゲー
ト対ＴＧ、ＴＧをオフにしてセンスアンプＳＡを動作さ
せるという手法を用いることにより、ビット線対（ＢＬ
、／ＢＬ）の電位を電源振幅まで変化させずに済ませる
ことができる。これにより、ビット線対（ＢＬ、／ＢＬ
）の充放電は、キャパシタへの再書込み（または書込み
）する時のみ、即ち、４回で済ませることができ、消費
電力を削減することができる。
でセンスアンプＳＡを動作させているが、このセンスア
ンプＳＡの動作時にビット線対（ＢＬ、／ＢＬ）の充放
電まで伴うとすると、１つのメモリセルＭＣの読み出し
の間にビット線対（ＢＬ、／ＢＬ）の電位が最低７回は
電源振幅まで変化することになり、消費電力が増大する
おそれがある。そこで、センスアンプＳＡとビット線対
（ＢＬ、／ＢＬ）との間にトランスファゲート対（ＴＧ
、ＴＧ）を挿入しておき、ワード線が立ち上がることに
よってメモリセルＭＣのキャパシタの情報を読み出して
レジスタＲＥＧに格納する際は、キャパシタの情報がセ
ンスアンプＳＡに伝達された後は上記トランスファゲー
ト対ＴＧ、ＴＧをオフにしてセンスアンプＳＡを動作さ
せるという手法を用いることにより、ビット線対（ＢＬ
、／ＢＬ）の電位を電源振幅まで変化させずに済ませる
ことができる。これにより、ビット線対（ＢＬ、／ＢＬ
）の充放電は、キャパシタへの再書込み（または書込み
）する時のみ、即ち、４回で済ませることができ、消費
電力を削減することができる。
【００３３】また、上記説明では、キャパシタＣ１ 〜
Ｃ４ の各他端をキャパシタプレート電位ＶＰＬに共通
に接続している場合を示したが、キャパシタＣ１ 〜Ｃ
４ の各他端を外部から与えられる電源電位Ｖｃｃや接
地電位Ｖｓｓに共通に接続してもよく、文献； ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ ” ＶＯＬ．ＳＣ−１７，ＮＯ．
５，ｐ．８７２ ＯＣＴ．１９８２” Ａ Ｓｔｏｒａ
ｇｅ−Ｎｏｄｅ−Ｂｏｏｓｔｅｄ ＲＡＭ ｗｉｔｈ
Ｗｏｒｄ−Ｌｉｎｅ Ｄｅｌａｙ Ｃｏｍｐｅｎｓａｔ
ｉｏｎ ” に示されているような、キャパシタプレー
トをクロック動作させる技術を用いてもよい。また、文
献；１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｆ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆＴｅｃｈ．Ｐ
ａｐｅｒｓ， ｐｐ．１０１−１０２ ” Ａ Ｎｏｖ
ｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲＡＭｓ
” Ｆｉｇ．１（ｂ） に示されているようなキャパ
シタ両端に転送ゲートを接続する技術を用いてもよい。
Ｃ４ の各他端をキャパシタプレート電位ＶＰＬに共通
に接続している場合を示したが、キャパシタＣ１ 〜Ｃ
４ の各他端を外部から与えられる電源電位Ｖｃｃや接
地電位Ｖｓｓに共通に接続してもよく、文献； ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ ” ＶＯＬ．ＳＣ−１７，ＮＯ．
５，ｐ．８７２ ＯＣＴ．１９８２” Ａ Ｓｔｏｒａ
ｇｅ−Ｎｏｄｅ−Ｂｏｏｓｔｅｄ ＲＡＭ ｗｉｔｈ
Ｗｏｒｄ−Ｌｉｎｅ Ｄｅｌａｙ Ｃｏｍｐｅｎｓａｔ
ｉｏｎ ” に示されているような、キャパシタプレー
トをクロック動作させる技術を用いてもよい。また、文
献；１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｆ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆＴｅｃｈ．Ｐ
ａｐｅｒｓ， ｐｐ．１０１−１０２ ” Ａ Ｎｏｖ
ｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲＡＭｓ
” Ｆｉｇ．１（ｂ） に示されているようなキャパ
シタ両端に転送ゲートを接続する技術を用いてもよい。
【００３４】次に、上記したようなレジスタＲＥＧをキ
ャッシュメモリとして使用するようにした本発明の第１
実施例に係るキャッシュ搭載型のＤＲＡＭについて、図
１０を参照して説明する。図１０は、ＤＲＡＭの１カラ
ムを抜き出し、説明の簡単化のため、相補的なビット線
（ＢＬ、／ＢＬ）と、１個のメモリセルＭＣと、ビット
線センスアンプＳＡと、メモリセルＭＣから時系列で読
み出される情報を一時格納するレジスタＲＥＧと、第１
のトランスファゲート対（ＴＧ１、ＴＧ１ ）と、第２
のトランスファゲート対（ＴＧ２ 、ＴＧ２）と、入出
力線対（Ｉ／Ｏ）、／（Ｉ／Ｏ）を示している。上記第
１のトランスファゲートＴＧ１ は、メモリセルＭＣが
接続されているビット線対とセンスアンプＳＡおよびレ
ジスタＲＥＧが接続されているデジット線対との間に挿
入されている。また、第２のトランスファゲートＴＧ２
はデジット線対（ＤＬ、／ＤＬ）と入出力線対との間
に挿入されており、これはカラム選択線ＣＳＬ（カラム
デコーダの出力）により制御される。また、上記メモリ
セルＭＣは、図２３に示したタイプのものでも図２４に
示したタイプのものでもよい。また、上記レジスタＲＥ
Ｇは、図３に示したタイプのものでも図４に示したタイ
プのものでもよい。
ャッシュメモリとして使用するようにした本発明の第１
実施例に係るキャッシュ搭載型のＤＲＡＭについて、図
１０を参照して説明する。図１０は、ＤＲＡＭの１カラ
ムを抜き出し、説明の簡単化のため、相補的なビット線
（ＢＬ、／ＢＬ）と、１個のメモリセルＭＣと、ビット
線センスアンプＳＡと、メモリセルＭＣから時系列で読
み出される情報を一時格納するレジスタＲＥＧと、第１
のトランスファゲート対（ＴＧ１、ＴＧ１ ）と、第２
のトランスファゲート対（ＴＧ２ 、ＴＧ２）と、入出
力線対（Ｉ／Ｏ）、／（Ｉ／Ｏ）を示している。上記第
１のトランスファゲートＴＧ１ は、メモリセルＭＣが
接続されているビット線対とセンスアンプＳＡおよびレ
ジスタＲＥＧが接続されているデジット線対との間に挿
入されている。また、第２のトランスファゲートＴＧ２
はデジット線対（ＤＬ、／ＤＬ）と入出力線対との間
に挿入されており、これはカラム選択線ＣＳＬ（カラム
デコーダの出力）により制御される。また、上記メモリ
セルＭＣは、図２３に示したタイプのものでも図２４に
示したタイプのものでもよい。また、上記レジスタＲＥ
Ｇは、図３に示したタイプのものでも図４に示したタイ
プのものでもよい。
【００３５】なお、図示していないが、上記ビット線対
、デジット線対の一方あるいは両方を所定のタイミング
で所定の電位にプリチャージ（リセット）するための手
段、アクセスしようとするアドレスがキャッシュメモリ
に割り当てられているかどうか、つまり、キャッシュメ
モリに格納されている情報を読もうとしているか否かを
判定する手段が設けられており、その具体例については
、キャッシュ搭載ＭＰＵなどで一般的であるのでその詳
細な説明を省略する。
、デジット線対の一方あるいは両方を所定のタイミング
で所定の電位にプリチャージ（リセット）するための手
段、アクセスしようとするアドレスがキャッシュメモリ
に割り当てられているかどうか、つまり、キャッシュメ
モリに格納されている情報を読もうとしているか否かを
判定する手段が設けられており、その具体例については
、キャッシュ搭載ＭＰＵなどで一般的であるのでその詳
細な説明を省略する。
【００３６】さらに、キャッシュメモリ（レジスタＲＥ
Ｇ）に格納されている情報を読み出す場合にはレジスタ
ＲＥＧのエレメントをアクセスして該当するカラムのデ
ータを読み出し、レジスタＲＥＧに格納されていない情
報が必要な場合には、レジスタＲＥＧの現在の内容を該
当するメモリセルＭＣに書き戻した後、必要な情報を記
憶しているメモリセルＭＣからシリアルにデータを読み
出し、これをレジスタＲＥＧに格納すると共にチップ外
部に出力するような手段が設けられている。
Ｇ）に格納されている情報を読み出す場合にはレジスタ
ＲＥＧのエレメントをアクセスして該当するカラムのデ
ータを読み出し、レジスタＲＥＧに格納されていない情
報が必要な場合には、レジスタＲＥＧの現在の内容を該
当するメモリセルＭＣに書き戻した後、必要な情報を記
憶しているメモリセルＭＣからシリアルにデータを読み
出し、これをレジスタＲＥＧに格納すると共にチップ外
部に出力するような手段が設けられている。
【００３７】次に、上記実施例のＤＲＡＭの動作につい
て、まず、概要を説明する。キャッシュメモリはタグ部
とデータ部とを有し、キャッシュメモリ用のアドレスは
セットアドレスとタグアドレスとからなり、セットアド
レスはキャッシュメモリ用のロウデコーダ（図示せず）
に入る。このロウデコーダのワード線駆動回路の出力に
よってキャッシュメモリのタグ部およびデータ部のワー
ド線が駆動され、それぞれのメモリセル（レジスタ・エ
レメント）が選択的に活性化される。このタグ部のメモ
リセル（レジスタ・エレメント）からの読みだし出力は
、センスアンプ（図示せず）によって増幅されて出力さ
れ、この出力は前記タグアドレスと共にコンパレータ（
図示せず）に入力して比較され、両者が一致した（ヒッ
ト）場合には一致出力が発生する。また、前記データ部
のメモリセル（レジスタ・エレメント）からの読みだし
出力は、センスアンプ（図示せず）によって増幅されて
出力される。この出力はデータバッファ回路（図示せず
）に入り、このデータバッファ回路は前記一致出力によ
り活性化され、このバッファ出力はチップ外部に読み出
されて例えばＭＰＵ（図示せず）に取り込まれる。もし
、前記コンパレータで一致出力が発生しなかった（ミス
ヒット）場合には、上記ＭＰＵはこの時のデータ部のメ
モリセル（レジスタ・エレメント）からの読みだし出力
が正しくないものと判断し、ＤＲＡＭセルにアクセスし
に行くことになる。
て、まず、概要を説明する。キャッシュメモリはタグ部
とデータ部とを有し、キャッシュメモリ用のアドレスは
セットアドレスとタグアドレスとからなり、セットアド
レスはキャッシュメモリ用のロウデコーダ（図示せず）
に入る。このロウデコーダのワード線駆動回路の出力に
よってキャッシュメモリのタグ部およびデータ部のワー
ド線が駆動され、それぞれのメモリセル（レジスタ・エ
レメント）が選択的に活性化される。このタグ部のメモ
リセル（レジスタ・エレメント）からの読みだし出力は
、センスアンプ（図示せず）によって増幅されて出力さ
れ、この出力は前記タグアドレスと共にコンパレータ（
図示せず）に入力して比較され、両者が一致した（ヒッ
ト）場合には一致出力が発生する。また、前記データ部
のメモリセル（レジスタ・エレメント）からの読みだし
出力は、センスアンプ（図示せず）によって増幅されて
出力される。この出力はデータバッファ回路（図示せず
）に入り、このデータバッファ回路は前記一致出力によ
り活性化され、このバッファ出力はチップ外部に読み出
されて例えばＭＰＵ（図示せず）に取り込まれる。もし
、前記コンパレータで一致出力が発生しなかった（ミス
ヒット）場合には、上記ＭＰＵはこの時のデータ部のメ
モリセル（レジスタ・エレメント）からの読みだし出力
が正しくないものと判断し、ＤＲＡＭセルにアクセスし
に行くことになる。
【００３８】上記の説明では、タグ部のメモリセル部も
レジスタエレメントによって構成される場合を述べたが
、タグ部はレジスタエレメントとは別個に設け、レジス
タエレメントは全てデータ部に使用するようにしてもよ
い（例えば、前記文献；１９９０Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉｇｅｓｔ ｏ
ｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ ７９−
８０ ”Ａ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ ｏｆ Ｉ
ｎｔｅｌｌｉｇｅｎｔ ＣＤＤＲＡＭ ｗｉｔｈ Ａｕ
ｔｏｍａｔｉｃ Ｗｒｉｔｅ ｂａｃｋ Ｃａｐａｂｉ
ｌｉｔｙ ” 参照。）次に、上記キャッシュメモリへ
のアクセス動作について詳細に説明する。いま、読み出
そうとするアドレスがレジスタＲＥＧに割り当てられて
いる場合、つまり、ヒット時には、あらたにメモリセル
ＭＣをアクセスすることなく、いきなり該当するレジス
タＲＥＧに対応するワード線（前記制御信号線ＲＬｉあ
るいはφｉ）を活性化させ、予めプリチャージしておい
たデジット線対（ＤＬ、／ＤＬ）に上記レジスタＲＥＧ
の記憶情報を読み出す。この時、ビット線対の充放電ま
で伴うとすると消費電力が増大するおそれがあるので、
第１のトランスファゲートＴＧ１ をオフにしておくこ
とが望ましく、これにより、レジスタＲＥＧの記憶情報
を読み出しす際にデジット線の小さな容量のみを充放電
すればよくなり、高速化と低消費電力化を同時に図るこ
とが可能になる。次に、センスアンプＳＡを活性化させ
、デジット線の信号を増幅する。次に、選択すべきカラ
ムのカラム選択線ＣＳＬを活性化して第２のトランスフ
ァゲートＴＧ２ をオンにし、データを入出力線に出力
する。この実施例のキャッシュメモリでは、各カラムか
ら同時には１ビットが読み出されることになる。
レジスタエレメントによって構成される場合を述べたが
、タグ部はレジスタエレメントとは別個に設け、レジス
タエレメントは全てデータ部に使用するようにしてもよ
い（例えば、前記文献；１９９０Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉｇｅｓｔ ｏ
ｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ ７９−
８０ ”Ａ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ ｏｆ Ｉ
ｎｔｅｌｌｉｇｅｎｔ ＣＤＤＲＡＭ ｗｉｔｈ Ａｕ
ｔｏｍａｔｉｃ Ｗｒｉｔｅ ｂａｃｋ Ｃａｐａｂｉ
ｌｉｔｙ ” 参照。）次に、上記キャッシュメモリへ
のアクセス動作について詳細に説明する。いま、読み出
そうとするアドレスがレジスタＲＥＧに割り当てられて
いる場合、つまり、ヒット時には、あらたにメモリセル
ＭＣをアクセスすることなく、いきなり該当するレジス
タＲＥＧに対応するワード線（前記制御信号線ＲＬｉあ
るいはφｉ）を活性化させ、予めプリチャージしておい
たデジット線対（ＤＬ、／ＤＬ）に上記レジスタＲＥＧ
の記憶情報を読み出す。この時、ビット線対の充放電ま
で伴うとすると消費電力が増大するおそれがあるので、
第１のトランスファゲートＴＧ１ をオフにしておくこ
とが望ましく、これにより、レジスタＲＥＧの記憶情報
を読み出しす際にデジット線の小さな容量のみを充放電
すればよくなり、高速化と低消費電力化を同時に図るこ
とが可能になる。次に、センスアンプＳＡを活性化させ
、デジット線の信号を増幅する。次に、選択すべきカラ
ムのカラム選択線ＣＳＬを活性化して第２のトランスフ
ァゲートＴＧ２ をオンにし、データを入出力線に出力
する。この実施例のキャッシュメモリでは、各カラムか
ら同時には１ビットが読み出されることになる。
【００３９】なお、入出力線用のセンスアンプ（図示せ
ず）の形式によっては、カラム選択線ＣＳＬを活性化さ
せるタイミングを、前記センスアンプＳＡを活性化させ
るより前、さらには、前記制御信号線ＲＬｉあるいはφ
ｉを活性化させるより前に設定することも可能である。 また、レジスタＲＥＧの構成エレメントがＳＲＡＭセル
の場合には、前記センスアンプＳＡを活性化させなくて
もよい。即ち、前記制御信号線ＲＬｉあるいはφｉを活
性化させてレジスタＲＥＧを選択するだけで、レジスタ
ＲＥＧのＳＲＡＭセルによって第２のトランスファゲー
トＴＧ２ を経由して入出力線を駆動することが可能に
なる。しかも、ＳＲＡＭセルは非破壊読み出しが可能で
あり、リストアのためのセンスアンプ動作も不要になる
。
ず）の形式によっては、カラム選択線ＣＳＬを活性化さ
せるタイミングを、前記センスアンプＳＡを活性化させ
るより前、さらには、前記制御信号線ＲＬｉあるいはφ
ｉを活性化させるより前に設定することも可能である。 また、レジスタＲＥＧの構成エレメントがＳＲＡＭセル
の場合には、前記センスアンプＳＡを活性化させなくて
もよい。即ち、前記制御信号線ＲＬｉあるいはφｉを活
性化させてレジスタＲＥＧを選択するだけで、レジスタ
ＲＥＧのＳＲＡＭセルによって第２のトランスファゲー
トＴＧ２ を経由して入出力線を駆動することが可能に
なる。しかも、ＳＲＡＭセルは非破壊読み出しが可能で
あり、リストアのためのセンスアンプ動作も不要になる
。
【００４０】これに対して、読み出そうとするアドレス
がレジスタＲＥＧに割り当てられていない場合、つまり
、ミスヒット時には、メモリセルＭＣのアクセスから始
めなければならないが、この場合、レジスタＲＥＧの内
容が更新されてしまうので、その前に、レジスタＲＥＧ
に現在割り当てられているアドレスのメモリセルＭＣに
レジスタＲＥＧの内容を書き戻す。この動作は、リスト
ア動作と全く同じである。次に、読み出すべきアドレス
のメモリセルＭＣの４ビットのデータを順次読み出す。 この過程で、レジスタＲＥＧの内容は更新される。
がレジスタＲＥＧに割り当てられていない場合、つまり
、ミスヒット時には、メモリセルＭＣのアクセスから始
めなければならないが、この場合、レジスタＲＥＧの内
容が更新されてしまうので、その前に、レジスタＲＥＧ
に現在割り当てられているアドレスのメモリセルＭＣに
レジスタＲＥＧの内容を書き戻す。この動作は、リスト
ア動作と全く同じである。次に、読み出すべきアドレス
のメモリセルＭＣの４ビットのデータを順次読み出す。 この過程で、レジスタＲＥＧの内容は更新される。
【００４１】なお、図１０のＤＲＡＭの場合、ミスヒッ
トの時にも必要なのは、時系列的に読み出される４ビッ
トのうちのｉ番目の１ビットのみとなる可能性が高い。 この場合、ｉ番目の情報がセンスアンプＳＡｉで増幅さ
れた時だけカラム選択線ＣＳＬを活性化させる（即ち、
カラムデコーダの出力を、４ビットのうちの何番目かと
いうことに対応するロウアドレスで制御する。）ように
構成することにより、目的を達成することができる。ま
た、レジスタＲＥＧに格納した内容にしたがってメモリ
セルの４ビットを再び順番にリストアしなければならな
いことはいうまでもない。
トの時にも必要なのは、時系列的に読み出される４ビッ
トのうちのｉ番目の１ビットのみとなる可能性が高い。 この場合、ｉ番目の情報がセンスアンプＳＡｉで増幅さ
れた時だけカラム選択線ＣＳＬを活性化させる（即ち、
カラムデコーダの出力を、４ビットのうちの何番目かと
いうことに対応するロウアドレスで制御する。）ように
構成することにより、目的を達成することができる。ま
た、レジスタＲＥＧに格納した内容にしたがってメモリ
セルの４ビットを再び順番にリストアしなければならな
いことはいうまでもない。
【００４２】なお、前記トランスファゲートＴＧ１ は
、省略しても差し支えないが、メモリセルを読み出す際
の電流を抑制するという観点からはあった方がよい。即
ち、メモリセルＭＣから４ビットのデータを順次破壊し
ながら読み出す場合、レジスタＲＥＧに格納するに際し
ては、メモリセルＭＣからの信号がビット線ＢＬを経て
センスアンプＳＡに到達すればよく、ビット線ＢＬを電
源電圧の全振幅で充放電する必要はない。ビット線ＢＬ
を全振幅で充放電する必要があるのは、リストア時であ
る。従って、第１のトランスファゲートＴＧ１ を制御
することにより、読み出し時（リストア時ではない。）
にはビット線ＢＬを全振幅で充放電しないようにし、低
消費電流化を図ることができる。
、省略しても差し支えないが、メモリセルを読み出す際
の電流を抑制するという観点からはあった方がよい。即
ち、メモリセルＭＣから４ビットのデータを順次破壊し
ながら読み出す場合、レジスタＲＥＧに格納するに際し
ては、メモリセルＭＣからの信号がビット線ＢＬを経て
センスアンプＳＡに到達すればよく、ビット線ＢＬを電
源電圧の全振幅で充放電する必要はない。ビット線ＢＬ
を全振幅で充放電する必要があるのは、リストア時であ
る。従って、第１のトランスファゲートＴＧ１ を制御
することにより、読み出し時（リストア時ではない。）
にはビット線ＢＬを全振幅で充放電しないようにし、低
消費電流化を図ることができる。
【００４３】即ち、上記実施例によれば、直列接続され
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたカ
スケード型のメモリセルのアレイを有するＤＲＡＭにお
いて、上記メモリセルのアレイのカラムに設けられ、上
記メモリセルから時系列で読み出される情報を一時格納
する格納手段をメモリセルのアレイとは独立にアクセス
するようにしてキャッシュメモリとして使用している。
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたカ
スケード型のメモリセルのアレイを有するＤＲＡＭにお
いて、上記メモリセルのアレイのカラムに設けられ、上
記メモリセルから時系列で読み出される情報を一時格納
する格納手段をメモリセルのアレイとは独立にアクセス
するようにしてキャッシュメモリとして使用している。
【００４４】従って、１トランジスタ・１キャパシタの
メモリセルのアレイを有するＤＲＡＭの各カラムにＳＲ
ＡＭセルを設けた従来のキャッシュ搭載型のＤＲＡＭと
比較して、ミスヒット時のアクセスタイムは若干遅くな
るかもしれないが、ヒット時のアクセスタイムは同等か
それ以上を達成でき、平均的なアクセスタイムは殆んど
遜色がなく、かつ、チップサイズは１トランジスタ・１
キャパシタ型の従来のＤＲＡＭと同等かそれ以下で実現
することが可能になる。また、上記したようなキャッシ
ュメモリにより、前記した複数トランジスタ・複数キャ
パシタのメモリセルＭＣがシリアルアクセス性を持つと
いう制限は大幅に補完される。
メモリセルのアレイを有するＤＲＡＭの各カラムにＳＲ
ＡＭセルを設けた従来のキャッシュ搭載型のＤＲＡＭと
比較して、ミスヒット時のアクセスタイムは若干遅くな
るかもしれないが、ヒット時のアクセスタイムは同等か
それ以上を達成でき、平均的なアクセスタイムは殆んど
遜色がなく、かつ、チップサイズは１トランジスタ・１
キャパシタ型の従来のＤＲＡＭと同等かそれ以下で実現
することが可能になる。また、上記したようなキャッシ
ュメモリにより、前記した複数トランジスタ・複数キャ
パシタのメモリセルＭＣがシリアルアクセス性を持つと
いう制限は大幅に補完される。
【００４５】次に、図１０のＤＲＡＭにおける他の動作
例（ミスヒット時の書き戻しを含む。）を説明する。こ
の動作は、図１１に示すようなタイミングで行われ、キ
ャッシュメモリ（レジスタＲＥＧ）のアクセスは、該当
するメモリセルＭＣのワード線ＷＬａｉ、ＷＬｂｉ、…
が開いた状態で行われるように設定され、メモリセルＭ
Ｃへのリストアは、キャッシュメモリの書き戻し（ライ
ト・バック）という形式で行われる。キャッシュメモリ
のアクセスが、該当するメモリセルのワード線ＷＬａｉ
、ＷＬｂｉ、…が閉じた状態で行われるように設定する
こともできるが、この場合、ワード線は図１１中に破線
で示すような動作をする、すなわち、ミスヒットしてラ
イトバックする際には、まず、キャッシュメモリに該当
するメモリセルのワード線ＷＬａ１ 〜ＷＬａ４ を開
く操作を行う（一斉でもよいし、時系列的に順次行って
もよい）。次に、制御信号線ＲＬ４を開いて、４番目の
レジスタエレメントの内容をデジット線に導き、センス
アンプを動作させてセルへの書き込み（書き戻し）レベ
ルをビット線に設定し、ワード線ＷＬａ４ を閉じる。 同様の操作を繰り返し、ワード線ＷＬａ３ 、ＷＬａ２
、ＷＬａ１ を順に閉じて、ライト・バックを完了さ
せる。その後は、選択すべきロウのワード線ＷＬｂｉ〜
ＷＬｂ４ を順に開き、セルの内容をレジスタに移し、
これが完了した時点でワード線ＷＬｂ１ 〜ＷＬｂ４
を閉じる（この閉じる操作は一斉でもよいし、順次行っ
てもよい）。ここで、ヒット時のレジスタＲＥＧの読み
出しに関しては、レジスタＲＥＧの各エレメントがＳＲ
ＡＭセルの場合にはセンスアンプＳＡの動作を省略して
もよい。
例（ミスヒット時の書き戻しを含む。）を説明する。こ
の動作は、図１１に示すようなタイミングで行われ、キ
ャッシュメモリ（レジスタＲＥＧ）のアクセスは、該当
するメモリセルＭＣのワード線ＷＬａｉ、ＷＬｂｉ、…
が開いた状態で行われるように設定され、メモリセルＭ
Ｃへのリストアは、キャッシュメモリの書き戻し（ライ
ト・バック）という形式で行われる。キャッシュメモリ
のアクセスが、該当するメモリセルのワード線ＷＬａｉ
、ＷＬｂｉ、…が閉じた状態で行われるように設定する
こともできるが、この場合、ワード線は図１１中に破線
で示すような動作をする、すなわち、ミスヒットしてラ
イトバックする際には、まず、キャッシュメモリに該当
するメモリセルのワード線ＷＬａ１ 〜ＷＬａ４ を開
く操作を行う（一斉でもよいし、時系列的に順次行って
もよい）。次に、制御信号線ＲＬ４を開いて、４番目の
レジスタエレメントの内容をデジット線に導き、センス
アンプを動作させてセルへの書き込み（書き戻し）レベ
ルをビット線に設定し、ワード線ＷＬａ４ を閉じる。 同様の操作を繰り返し、ワード線ＷＬａ３ 、ＷＬａ２
、ＷＬａ１ を順に閉じて、ライト・バックを完了さ
せる。その後は、選択すべきロウのワード線ＷＬｂｉ〜
ＷＬｂ４ を順に開き、セルの内容をレジスタに移し、
これが完了した時点でワード線ＷＬｂ１ 〜ＷＬｂ４
を閉じる（この閉じる操作は一斉でもよいし、順次行っ
てもよい）。ここで、ヒット時のレジスタＲＥＧの読み
出しに関しては、レジスタＲＥＧの各エレメントがＳＲ
ＡＭセルの場合にはセンスアンプＳＡの動作を省略して
もよい。
【００４６】なお、上記したようなＤＲＡＭのメモリセ
ルも、通常のＤＲＡＭセルと同様に定期的なリフレッシ
ュが必要になる。リフレッシュの際にも、ミスヒット時
に近い動作が必要であり、まず、レジスタＲＥＧの内容
を該当するメモリセルに書き戻すことから始める。次に
、リフレッシュすべきロウ（４本のワード線分）のメモ
リセルから順次読み出し、リストアする。この時、通常
の読み出しとは異なり、カラム選択線ＣＳＬを活性化さ
せる必要はない。リフレッシュの終了時には、再び、最
初にレジスタＲＥＧの内容を書き戻したメモリセルから
読み出しを行い、レジスタＲＥＧの内容をリフレッシュ
前の状態に復元しておく。
ルも、通常のＤＲＡＭセルと同様に定期的なリフレッシ
ュが必要になる。リフレッシュの際にも、ミスヒット時
に近い動作が必要であり、まず、レジスタＲＥＧの内容
を該当するメモリセルに書き戻すことから始める。次に
、リフレッシュすべきロウ（４本のワード線分）のメモ
リセルから順次読み出し、リストアする。この時、通常
の読み出しとは異なり、カラム選択線ＣＳＬを活性化さ
せる必要はない。リフレッシュの終了時には、再び、最
初にレジスタＲＥＧの内容を書き戻したメモリセルから
読み出しを行い、レジスタＲＥＧの内容をリフレッシュ
前の状態に復元しておく。
【００４７】次に、第２実施例に係るキャッシュ搭載型
のＤＲＡＭとして、レジスタの各エレメントにＳＲＡＭ
セルを用いた場合を図１２に示す。このＤＲＡＭは、図
１０に示したＤＲＡＭと比べて、センスアンプＳＡとレ
ジスタＲＥＧとの間に第３のトランスファゲートＴＧ３
を挿入しており、ヒット時には上記トランスファゲー
トＴＧ３ をオフにしてＳＲＡＭセル（レジスタのエレ
メント）だけにより入出力線を駆動するようにしたもの
である。この場合、第１のトランスファゲートＴＧ１
は、省略しても差し支えないが、メモリセルを読み出す
際の電流を抑制するという観点からはあった方がよく、
その理由は、第１実施例の説明で述べた通りである。
のＤＲＡＭとして、レジスタの各エレメントにＳＲＡＭ
セルを用いた場合を図１２に示す。このＤＲＡＭは、図
１０に示したＤＲＡＭと比べて、センスアンプＳＡとレ
ジスタＲＥＧとの間に第３のトランスファゲートＴＧ３
を挿入しており、ヒット時には上記トランスファゲー
トＴＧ３ をオフにしてＳＲＡＭセル（レジスタのエレ
メント）だけにより入出力線を駆動するようにしたもの
である。この場合、第１のトランスファゲートＴＧ１
は、省略しても差し支えないが、メモリセルを読み出す
際の電流を抑制するという観点からはあった方がよく、
その理由は、第１実施例の説明で述べた通りである。
【００４８】図１３は、第３実施例に係るキャッシュ搭
載型のＤＲＡＭとして、図１２に示したＤＲＡＭのレジ
スタの各エレメントＲＥＧｉ（ｉ＝１〜４）をセンスア
ンプＳＡｉに置き換え、センスアンプＳＡと兼用した場
合を示しており、ヒット時の動作は第２実施例と同様に
行われる。
載型のＤＲＡＭとして、図１２に示したＤＲＡＭのレジ
スタの各エレメントＲＥＧｉ（ｉ＝１〜４）をセンスア
ンプＳＡｉに置き換え、センスアンプＳＡと兼用した場
合を示しており、ヒット時の動作は第２実施例と同様に
行われる。
【００４９】図１４は、第４実施例に係るキャッシュ搭
載型のＤＲＡＭとして、レジスタの各エレメントＲＥＧ
ｉにＳＲＡＭセルを用い、かつ、各エレメントＲＥＧｉ
とデジット線ＤＬとの間に接続されて制御信号線ＲＬｉ
によりゲートが制御されるトランスファゲートＴＧのほ
かに、各エレメントＲＥＧｉと入出力線Ｉ／Ｏｉとの間
にそれぞれ対応して接続されてカラム選択線ＣＳＬによ
りゲートが制御されるトランスファゲートＴＧ２ を設
けた場合を示している。
載型のＤＲＡＭとして、レジスタの各エレメントＲＥＧ
ｉにＳＲＡＭセルを用い、かつ、各エレメントＲＥＧｉ
とデジット線ＤＬとの間に接続されて制御信号線ＲＬｉ
によりゲートが制御されるトランスファゲートＴＧのほ
かに、各エレメントＲＥＧｉと入出力線Ｉ／Ｏｉとの間
にそれぞれ対応して接続されてカラム選択線ＣＳＬによ
りゲートが制御されるトランスファゲートＴＧ２ を設
けた場合を示している。
【００５０】この第４実施例のＤＲＡＭにおいては、１
カラムから４ビット分が一斉に読み出される。この場合
、ヒット時には、制御信号線ＲＬｉを活性化させずに、
いきなり該当するカラムのカラム選択線ＣＳＬを活性化
させることにより、ヒット時のアクセスタイムの一層の
高速化が可能になる。また、制御信号線ＲＬｉによりゲ
ートが制御されるトランスファゲートＴＧが図１２中に
示した第３のトランスファゲートＴＧ３ と同様の機能
を果たすので、このような第３のトランスファゲートＴ
Ｇ３ は不要になる。
カラムから４ビット分が一斉に読み出される。この場合
、ヒット時には、制御信号線ＲＬｉを活性化させずに、
いきなり該当するカラムのカラム選択線ＣＳＬを活性化
させることにより、ヒット時のアクセスタイムの一層の
高速化が可能になる。また、制御信号線ＲＬｉによりゲ
ートが制御されるトランスファゲートＴＧが図１２中に
示した第３のトランスファゲートＴＧ３ と同様の機能
を果たすので、このような第３のトランスファゲートＴ
Ｇ３ は不要になる。
【００５１】図１５は、図１４のＤＲＡＭにおけるレジ
スタの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセ
ンスアンプＳＡｉに置き換えた場合のエレメント１個分
を示しており、図１４中と同一部分には同一符号を付し
ている。このＤＲＡＭは、図１４のＤＲＡＭと同様に１
カラムから４ビット分が一斉に読み出され、トランスフ
ァゲートＴＧが前記したような第３のトランスファゲー
トＴＧ３と同様の機能を果たすので、第３のトランスフ
ァゲートＴＧ３ は不要になる。
スタの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセ
ンスアンプＳＡｉに置き換えた場合のエレメント１個分
を示しており、図１４中と同一部分には同一符号を付し
ている。このＤＲＡＭは、図１４のＤＲＡＭと同様に１
カラムから４ビット分が一斉に読み出され、トランスフ
ァゲートＴＧが前記したような第３のトランスファゲー
トＴＧ３と同様の機能を果たすので、第３のトランスフ
ァゲートＴＧ３ は不要になる。
【００５２】なお、前記実施例では、セルアレイの構成
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用できる
。
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用できる
。
【００５３】また、前記実施例では、各センスアンプの
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードに一本のビット線ＢＬのみが直接あ
るいは間接に接続される（いわゆる、シングルエンド型
センスアンプ）構成でも本発明を適用でき、その例を図
１６乃至図２２に示す。
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードに一本のビット線ＢＬのみが直接あ
るいは間接に接続される（いわゆる、シングルエンド型
センスアンプ）構成でも本発明を適用でき、その例を図
１６乃至図２２に示す。
【００５４】図１６は、図１に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
【００５５】図１７は、図６に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図６
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図６
中と同一部分には同一符号を付している。
【００５６】図１８は、図８に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
【００５７】図１９は、図１０に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１０中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬの一端部に接続されているトラ
ンスファゲートＴＧ１ ´は、ビット線ＢＬとセンスア
ンプＳＡとの間に挿入されているトランスファゲートＴ
Ｇ１ による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ１ ´を介してセ
ンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるように
してもよい。
エンド型センスアンプ構成にした場合を示しており、図
１０中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬの一端部に接続されているトラ
ンスファゲートＴＧ１ ´は、ビット線ＢＬとセンスア
ンプＳＡとの間に挿入されているトランスファゲートＴ
Ｇ１ による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ１ ´を介してセ
ンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるように
してもよい。
【００５８】図２０は、図１５に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１５中と同一部分には同一符号を付している。ここで、
センスアンプＳＡｉの一方の入力端側に接続されている
トランスファゲートＴＧ´は、ビット線ＢＬとセンスア
ンプＳＡｉの他方の入力端との間に挿入されているトラ
ンスファゲートＴＧによる影響とのバランスをとるため
に付加されているが、必ずしも必要ではないので削除し
てもよく、あるいは、このトランスファゲートＴＧ´を
介してセンスアンプＳＡｉに比較基準電位Ｖｒｅｆを与
えるようにしてもよい。
エンド型センスアンプ構成にした場合を示しており、図
１５中と同一部分には同一符号を付している。ここで、
センスアンプＳＡｉの一方の入力端側に接続されている
トランスファゲートＴＧ´は、ビット線ＢＬとセンスア
ンプＳＡｉの他方の入力端との間に挿入されているトラ
ンスファゲートＴＧによる影響とのバランスをとるため
に付加されているが、必ずしも必要ではないので削除し
てもよく、あるいは、このトランスファゲートＴＧ´を
介してセンスアンプＳＡｉに比較基準電位Ｖｒｅｆを与
えるようにしてもよい。
【００５９】図２１は、図１２に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１２中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬ´の一端部に接続されているト
ランスファゲートＴＧ１ ´は、ビット線ＢＬとセンス
アンプＳＡとの間に挿入されているトランスファゲート
ＴＧ１ による影響とのバランスをとるために付加され
ているが、必ずしも必要ではないので削除してもよく、
あるいは、このトランスファゲートＴＧ１ ´を介して
センスアンプＳＡに比較基準電位Ｖｒｅｆを与えるよう
にしてもよい。
エンド型センスアンプ構成にした場合を示しており、図
１２中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬ´の一端部に接続されているト
ランスファゲートＴＧ１ ´は、ビット線ＢＬとセンス
アンプＳＡとの間に挿入されているトランスファゲート
ＴＧ１ による影響とのバランスをとるために付加され
ているが、必ずしも必要ではないので削除してもよく、
あるいは、このトランスファゲートＴＧ１ ´を介して
センスアンプＳＡに比較基準電位Ｖｒｅｆを与えるよう
にしてもよい。
【００６０】図２２は、図１３に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬの一端部に接続されているトラ
ンスファゲートＴＧ３ ´は、ビット線ＢＬとセンスア
ンプＳＡとの間に挿入されているトランスファゲートＴ
Ｇ３ による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ３ ´の一端側に
センスアンプＳＡｉ用の比較基準電位Ｖｒｅｆを与える
ようにしてもよい。
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデジット線／ＤＬの一端部に接続されているトラ
ンスファゲートＴＧ３ ´は、ビット線ＢＬとセンスア
ンプＳＡとの間に挿入されているトランスファゲートＴ
Ｇ３ による影響とのバランスをとるために付加されて
いるが、必ずしも必要ではないので削除してもよく、あ
るいは、このトランスファゲートＴＧ３ ´の一端側に
センスアンプＳＡｉ用の比較基準電位Ｖｒｅｆを与える
ようにしてもよい。
【００６１】また、前記実施例において、ビット線とセ
ンスアンプとの間にトランスファゲートなどの接続手段
を設ける場合には、複数本（シングル・エンド型構造の
場合）または複数対（フォールデッド・ビット線構造ま
たはオープン・ビット線構造の場合）のビット線とトラ
ンスファゲートなどの接続手段が１つのセンスアンプを
共有し、このトランスファゲートなどの接続手段の制御
により複数本（シングル・エンド型構造の場合）または
複数対（フォールデッド・ビット線構造またはオープン
・ビット線構造の場合）のビット線のうちの一本または
一対のみが選択的にセンスアンプに電気的に接続される
ような構成（いわゆる、シェアード・センスアンプ方式
）でも本発明を適用できる。
ンスアンプとの間にトランスファゲートなどの接続手段
を設ける場合には、複数本（シングル・エンド型構造の
場合）または複数対（フォールデッド・ビット線構造ま
たはオープン・ビット線構造の場合）のビット線とトラ
ンスファゲートなどの接続手段が１つのセンスアンプを
共有し、このトランスファゲートなどの接続手段の制御
により複数本（シングル・エンド型構造の場合）または
複数対（フォールデッド・ビット線構造またはオープン
・ビット線構造の場合）のビット線のうちの一本または
一対のみが選択的にセンスアンプに電気的に接続される
ような構成（いわゆる、シェアード・センスアンプ方式
）でも本発明を適用できる。
【００６２】
【発明の効果】上述したように本発明によれば、搭載し
ているキャッシュメモリの実効的に高速な動作を実現で
き、しかも、従来の１トランジスタ・１キャパシタのセ
ルを用いた標準ＤＲＡＭと同等かそれ以下のチップサイ
ズで実現することができ、非常に有益なキャッシュ搭載
型のＤＲＡＭを実現できる。
ているキャッシュメモリの実効的に高速な動作を実現で
き、しかも、従来の１トランジスタ・１キャパシタのセ
ルを用いた標準ＤＲＡＭと同等かそれ以下のチップサイ
ズで実現することができ、非常に有益なキャッシュ搭載
型のＤＲＡＭを実現できる。
【図１】本発明を適用しようとするＤＲＡＭ（現在提案
中）の一例の一部を示す回路図。
中）の一例の一部を示す回路図。
【図２】図１のＤＲＡＭの動作の一例を示すタイミング
波形図。
波形図。
【図３】図１中のレジスタのエレメントの一例を示す回
路図。
路図。
【図４】図１中のレジスタのエレメントの他の例を示す
回路図。
回路図。
【図５】図４のエレメントの相異なる具体例を示す回路
図。
図。
【図６】本発明が適用されるＤＲＡＭ（現在提案中）の
他の例の一部を示す回路図。
他の例の一部を示す回路図。
【図７】図６のＤＲＡＭの動作の一例を示すタイミング
波形図。
波形図。
【図８】本発明が適用されるＤＲＡＭ（現在提案中）の
さらに他の例を示す回路図。
さらに他の例を示す回路図。
【図９】図８のＤＲＡＭの動作の一例を示すタイミング
波形図。
波形図。
【図１０】本発明の第１実施例に係るキャッシュ搭載型
のＤＲＡＭの一部を示す回路図。
のＤＲＡＭの一部を示す回路図。
【図１１】図１０のＤＲＡＭの動作の一例を示すタイミ
ング波形図。
ング波形図。
【図１２】本発明の第２実施例に係るキャッシュ搭載型
のＤＲＡＭの一部を示す回路図。
のＤＲＡＭの一部を示す回路図。
【図１３】本発明の第３実施例に係るキャッシュ搭載型
のＤＲＡＭの一部を示す回路図。
のＤＲＡＭの一部を示す回路図。
【図１４】本発明の第４実施例に係るキャッシュ搭載型
のＤＲＡＭの一部を示す回路図。
のＤＲＡＭの一部を示す回路図。
【図１５】図１４中のレジスタエレメントの他の例を示
す回路図。
す回路図。
【図１６】図１の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図１７】図６の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図１８】図８の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図１９】図１０の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２０】図１５の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２１】図１２の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２２】図１３の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２３】現在提案されている半導体メモリセルの一例
を示す等価回路図。
を示す等価回路図。
【図２４】現在提案されている半導体メモリセルの他の
例を示す等価回路図。
例を示す等価回路図。
ＭＣ…メモリセル、Ｎ１ …第１の読み出し／書込みノ
ード、Ｎ２ …第２の読み出し／書込みノード、Ｑ１
〜Ｑ５ …メモリセルのＭＯＳトランジスタ、Ｃ１ 〜
Ｃ４ …メモリセルの情報記憶用のキャパシタ、ＷＬ１
〜ＷＬ５ …ワード線、ＢＬ、／ＢＬ…ビット線、Ｒ
ＥＧ…レジスタ、ＲＥＧ１ 〜ＲＥＧ４ …レジスタの
格納エレメント、ＲＬ１ 〜ＲＬ４ …レジスタの制御
信号線、ＳＡ、ＳＡ１ 〜ＳＡ４ …センスアンプ、φ
１ 〜φ４ …センスアンプ制御信号線。
ード、Ｎ２ …第２の読み出し／書込みノード、Ｑ１
〜Ｑ５ …メモリセルのＭＯＳトランジスタ、Ｃ１ 〜
Ｃ４ …メモリセルの情報記憶用のキャパシタ、ＷＬ１
〜ＷＬ５ …ワード線、ＢＬ、／ＢＬ…ビット線、Ｒ
ＥＧ…レジスタ、ＲＥＧ１ 〜ＲＥＧ４ …レジスタの
格納エレメント、ＲＬ１ 〜ＲＬ４ …レジスタの制御
信号線、ＳＡ、ＳＡ１ 〜ＳＡ４ …センスアンプ、φ
１ 〜φ４ …センスアンプ制御信号線。
Claims (22)
- 【請求項１】 直列接続された複数のＭＯＳトランジ
スタとそれらの各一端にそれぞれ一端が接続された情報
記憶用のキャパシタを備えたダイナミック型メモリセル
のアレイを有する半導体記憶装置において、上記メモリ
セルのアレイのカラムに設けられ、上記メモリセルから
時系列で読み出される情報を一時格納する格納手段と、
この格納手段を上記メモリセルのアレイとは独立にアク
セスする手段とを具備することを特徴とする半導体記憶
装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記格納手段は、前記メモリセル１個当りのキャパ
シタ数と同数の格納エレメントを有するレジスタである
ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、１トランジスタ・１キャパ
シタのダイナミック型メモリセルによって構成されてい
ることを特徴とする半導体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、スタティック型メモリセル
によって構成されていることを特徴とする半導体記憶装
置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、２個のトランジスタの間に
１個のキャパシタが接続されたダイナミック型メモリセ
ルによって構成されていることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、前記格納手段は、前記メモリセル１個当りのキャパ
シタ数と同数のセンスアンプが用いられ、この複数個の
センスアンプにより前記メモリセルの記憶情報の読み出
し／書込みを制御すると共にデータの一時格納も行うこ
とを特徴とする半導体記憶装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載
の半導体記憶装置において、さらに、前記カラムのビッ
ト線とビット線センスアンプとの間に挿入された第１の
トランスファゲートと、この第１のトランスファゲート
をオン／オフさせることにより、前記メモリセルからの
情報読み出しの際には上記ビット線センスアンプによる
上記ビット線の充放電を行わせず、再書込み（あるいは
書込み）の際のみ上記ビット線センスアンプによる上記
ビット線の充放電を行わせるように制御する手段とを具
備することを特徴とする半導体記憶装置。 - 【請求項８】 請求項４記載の半導体記憶装置におい
て、または、請求項７記載の半導体記憶装置において前
記格納手段の各エレメントがスタティック型メモリセル
である場合には、さらに、ビット線センスアンプと上記
格納手段との間に挿入された第２のトランスファゲート
と、上記格納手段をアクセスする時には上記第２のトラ
ンスファゲートをオフ状態にしてスタティック型メモリ
セルのみの駆動によりデータを出力させるように制御す
る手段とを具備することを特徴とする半導体記憶装置。 - 【請求項９】 請求項４記載の半導体記憶装置におい
て、または、請求項７記載の半導体記憶装置の格納手段
の各エレメントがスタティック型メモリセルである場合
には、上記格納手段の各エレメントとビット線との間に
接続されて制御信号線によりゲートが制御される第３の
トランスファゲートと、上記各エレメントと入出力線と
の間にそれぞれ対応して接続されてカラム選択線により
ゲートが制御される第４のトランスファゲートとを具備
することを特徴とする半導体記憶装置。 - 【請求項１０】 請求項６記載の半導体記憶装置にお
いて、または、請求項７記載の半導体記憶装置において
前記格納手段の各エレメントがセンスアンプである場合
には、上記格納手段の各エレメントとビット線との間に
接続されて制御信号線によりゲートが制御される第３の
トランスファゲートと、上記各エレメントと入出力線と
の間にそれぞれ対応して接続されてカラム選択線により
ゲートが制御される第４のトランスファゲートとを具備
することを特徴とする半導体記憶装置。 - 【請求項１１】 請求項１乃至１０のいずれか１項に
記載の半導体記憶装置において、さらに、前記格納手段
に読み出そうとする情報が格納されているか否かを判定
する手段を具備することを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１乃至１１のいずれか１項に
記載の半導体記憶装置において、前記格納手段に読み出
そうとする情報が格納されている場合には、あらたに前
記メモリセルをアクセスすることなく、選択されたカラ
ムの格納手段から必要なデータを読み出すように制御す
る制御手段を具備することを特徴とする半導体記憶装置
。 - 【請求項１３】 請求項１２記載の半導体記憶装置に
おいて、前記制御手段は、前記格納手段の各エレメント
を対応して選択するための複数本の制御信号線のうちの
１本を選択し、選択されたカラムから１ビットを読み出
すことを特徴とする半導体記憶装置。 - 【請求項１４】 請求項１２記載の半導体記憶装置に
おいて、前記格納手段の各エレメントがセンスアンプで
ある場合には、前記制御手段は、選択されたカラムの１
つのセンスアンプを選択し、選択されたカラムから１ビ
ットを読み出すことを特徴とする半導体記憶装置。 - 【請求項１５】 請求項９または１０記載の半導体記
憶装置において、前記各エレメントに対応して接続され
ている第４のトランスファゲートを共通のカラム選択線
により制御し、選択されているカラムから複数ビットを
一斉に読み出すことを特徴とする半導体記憶装置。 - 【請求項１６】 請求項１乃至１５のいずれか１項に
記載の半導体記憶装置において、前記格納手段に読み出
そうとする情報が格納されていない場合には、上記格納
手段の内容を該当するメモリセルに書き戻した後に必要
な情報が記憶されているメモリセルをアクセスする手段
を具備することを特徴とする半導体記憶装置。 - 【請求項１７】 請求項１乃至１５のいずれか１項に
記載の半導体記憶装置において、前記メモリセルのリフ
レッシュを行う場合には、前記格納手段の内容を該当す
るメモリセルに書き戻した後にリフレッシュの対象とな
るメモリセルのリフレッシュを行い、その後、リフレッ
シュ前に書き戻したメモリセルをアクセスして上記格納
手段の内容を復元する手段を具備することを特徴とする
半導体記憶装置。 - 【請求項１８】 請求項１乃至１７のいずれか１項に
記載の半導体記憶装置において、前記格納手段へのアク
セスを、該当するメモリセルを選択した状態で行う手段
を具備することを特徴とする半導体記憶装置。 - 【請求項１９】 請求項１乃至１８のいずれか１項に
記載の半導体記憶装置において、ビット線センスアンプ
の一対の入力端には一対の相補的なビット線が直接ある
いは間接に接続されていることを特徴とする半導体記憶
装置。 - 【請求項２０】 請求項１乃至１８のいずれか１項に
記載の半導体記憶装置において、ビット線センスアンプ
は、その一対の入力端に複数対の相補的なビット線が間
接に接続され、その動作時には上記複数対のうちの一対
のビット線が選択的に電気的に接続されることを特徴と
する半導体記憶装置。 - 【請求項２１】 請求項１乃至１８のいずれか１項に
記載の半導体記憶装置において、ビット線センスアンプ
の一対の入力端のうちの一方のみに一本のビット線が直
接あるいは間接に接続されていることを特徴とする半導
体記憶装置。 - 【請求項２２】 請求項１乃至１８のいずれか１項に
記載の半導体記憶装置において、前記ビット線センスア
ンプは、その一対の入力端のうちの一方のみに複数本の
ビット線が間接に接続され、その動作時には上記複数本
のうちの一本のビット線が選択的に電気的に接続される
ことを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041315A JP2564046B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体記憶装置 |
| KR1019920001914A KR950005515B1 (ko) | 1991-02-13 | 1992-02-11 | 반도체 기억장치 |
| EP92102422A EP0499256B1 (en) | 1991-02-13 | 1992-02-13 | Semiconductor memory device |
| DE69220101T DE69220101T2 (de) | 1991-02-13 | 1992-02-13 | Halbleiterspeichereinrichtung |
| US08/191,301 US5444652A (en) | 1991-02-13 | 1994-02-03 | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
| US08/201,089 US5432733A (en) | 1991-02-13 | 1994-02-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041315A JP2564046B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258878A true JPH04258878A (ja) | 1992-09-14 |
| JP2564046B2 JP2564046B2 (ja) | 1996-12-18 |
Family
ID=12605081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041315A Expired - Lifetime JP2564046B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5444652A (ja) |
| EP (1) | EP0499256B1 (ja) |
| JP (1) | JP2564046B2 (ja) |
| KR (1) | KR950005515B1 (ja) |
| DE (1) | DE69220101T2 (ja) |
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1991
- 1991-02-13 JP JP3041315A patent/JP2564046B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-11 KR KR1019920001914A patent/KR950005515B1/ko not_active Expired - Fee Related
- 1992-02-13 DE DE69220101T patent/DE69220101T2/de not_active Expired - Fee Related
- 1992-02-13 EP EP92102422A patent/EP0499256B1/en not_active Expired - Lifetime
-
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- 1994-02-03 US US08/191,301 patent/US5444652A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950005515B1 (ko) | 1995-05-24 |
| DE69220101D1 (de) | 1997-07-10 |
| EP0499256A1 (en) | 1992-08-19 |
| KR920017105A (ko) | 1992-09-26 |
| DE69220101T2 (de) | 1997-10-16 |
| US5432733A (en) | 1995-07-11 |
| US5444652A (en) | 1995-08-22 |
| EP0499256B1 (en) | 1997-06-04 |
| JP2564046B2 (ja) | 1996-12-18 |
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