JPH04258895A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04258895A
JPH04258895A JP3020078A JP2007891A JPH04258895A JP H04258895 A JPH04258895 A JP H04258895A JP 3020078 A JP3020078 A JP 3020078A JP 2007891 A JP2007891 A JP 2007891A JP H04258895 A JPH04258895 A JP H04258895A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭ（Ｒｅａ
ｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒ
ａｓａｂｌｅ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　ＲＯＭ
）、ＳＲＡＭ（Ｓｔａｔｉｃ　　Ｒａｎｄｏｍ　　Ａｃ
ｃｅｓｓ　　Ｍｅｍｏｒｙ）等の半導体記憶装置に関し
、特にデータ読み出し回路が改良された半導体記憶装置
に関する。
【０００２】
【従来の技術】半導体記憶装置では、メモリセルから読
み出したデータが微小な信号であるため、これを出力信
号線上でセンス増幅器により増幅してから出力するよう
にしている。ただし、常時このセンス増幅器を活性状態
にしておいたのでは、半導体記憶装置の消費電力が大き
くなり過ぎる。そこで、従来のマスクＲＯＭ等では、メ
モリセルから読み出したデータをセンス増幅器で増幅し
て内部での読み出しが確定すると、これをラッチ回路に
ラッチさせておき、以降は次の読み出しまでセンス増幅
器を非活性状態とすることにより、この間の消費電力を
低減するようにしていた。
【０００３】上記構成のマスクＲＯＭのデータ読み出し
回路を図７に示す。メモリセル１は、多数のワード線２
とビット線３との各交差部に配置されている。そして、
メモリセル１に記憶されたデータは、ビット線３からコ
ラム選択線４によって制御されるＦＥＴ５を介してセン
ス増幅器６に入力される。センス増幅器６で増幅された
データＳＯＵＴは、ラッチ回路７でラッチされ、出力回
路８を介してＲＯＭからの出力データＤＯＵＴとなる。
【０００４】この際、センス増幅器６とラッチ回路７に
は、ＴＧ回路９からのセンス信号ΦＳＡとラッチ信号Φ
ＬＴとがそれぞれ入力される。センス信号ΦＳＡは、図
８に示すように、アドレス信号Ａが変化したことをＴＧ
回路９が検出するとＨレベルとなり、センス増幅器６を
活性化させる信号である。また、ラッチ信号ΦＬＴは、
読み出しが内部で確定すると短期間だけＨレベルとなる
信号であり、これによってセンス増幅器６が出力するデ
ータＳＯＵＴをラッチ回路７がラッチすることができる
。そして、ラッチ信号ΦＬＴの立ち上がり時にデータＳ
ＯＵＴがラッチされると、センス信号ΦＳＡがＬレベル
に戻ってセンス増幅器６を非活性状態とし、次の読み出
しまでセンス増幅器６での電力消費を抑制する。また、
読み出したデータは、ラッチ回路７によってラッチされ
るため、出力回路８から所定の期間出力データＤＯＵＴ
として出力することができる。
【０００５】
【発明が解決しようとする課題】ところが、上記従来の
構成では、図９に示すように、電源Ｖｃｃの投入後の最
初のアクセスでアドレス信号Ａに変化が生じない場合に
、ＴＧ回路９がセンス信号ΦＳＡとこれに続くラッチ信
号ΦＬＴを出力することができず、出力データＤＯＵＴ
がいつまでも不確定の状態となる。このような場合には
、図１０に示すように、電源投入後にアドレス信号Ａを
変化させるためだけのダミーサイクルを実行し、その後
に正規のアドレス信号を出力するように構成しなければ
ならない。
【０００６】また、上述のようにメモリセル１から読み
出したデータを一旦ラッチ回路７にラッチしてから出力
する構成では、電源ラインのノイズ等によって誤ったデ
ータがラッチされた場合に、この誤ったデータがそのま
ま出力データＤＯＵＴとして出力されることになる。
【０００７】この結果、従来の半導体記憶装置は、セン
ス増幅器６での消費電力を抑制するために、システムの
起動時にダミーサイクルが必要となったり、データの読
み出しエラーを発生する確率が増加し易いという問題が
あった。
【０００８】本発明は、上記事情に鑑み、ラッチ回路を
不要にして、システム起動時の不都合を解消すると共に
、データの読み出しエラーの増加も抑制することができ
る半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルに記憶されたデータを読み出す１本の出
力信号線に互いに並列に接続された複数のセンス増幅器
、及び該センス増幅器の各々を活性化させる制御信号を
出力する制御信号発生回路を備えており、そのことによ
り上記目的が達成される。
【００１０】前記複数のセンス増幅器の少なくとも１個
は高い駆動能力を有し、少なくとも他の１個は低い駆動
能力を有しているのが好ましい。
【００１１】前記制御信号発生回路は、データを読み出
すべきアドレスが変化した場合には、その変化後所定期
間は前記高い駆動能力を有するセンス増幅器を活性化さ
せ、該所定期間以外は前記低い駆動能力を有するセンス
増幅器を活性化させるようにされているのが好適である
。
【００１２】前記複数のセンス増幅器は、差動型センス
増幅器とすることもできる。
【００１３】
【作用】上記構成により、制御信号発生回路は、メモリ
セルからのデータの読み出し時には、複数のセンス増幅
器の適当なものを活性化させることができる。例えば、
増幅度の高いセンス増幅器を選択して活性化させ、又は
、複数のセンス増幅器を活性化させて、従来と同様にこ
のデータを高速かつ確実に出力することができる。また
、この読み出しデータの確定後には、制御信号を切り換
えて、増幅度は同等で低速低消費電流のセンス増幅器を
選択して活性化させ、又は、活性化させるセンス増幅器
の数を減少させることにより、従来に準じた消費電力の
抑制を行うことができる。
【００１４】また、読み出しデータの確定後であっても
、少なくとも１のセンス増幅器は活性化されるため、ラ
ッチ回路によってデータをラッチしておく必要がなくな
る。従って、電源ラインのノイズ等によって誤ったデー
タがラッチされるおそれがなくなり、データの読み出し
エラーの増加を防止することができるようになる。さら
に、電源投入時にもいずれかのセンス増幅器が活性化さ
れるため、ダミーサイクルを実行しなければならないと
いう不都合もなくなる。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１乃至図４に本発明の一実施例を示す。 本実施例はＲＯＭであり、前述の図７の従来例と同様の
機能を有する構成要素には同じ符号を付している。
【００１７】メモリセル１は、多数のワード線２とビッ
ト線３との各交差部に配置されている。各ビット線３は
、コラム選択線４によってＯＮ／ＯＦＦが制御されるＦ
ＥＴ５を介してセンス増幅器６ａ、６ｂにそれぞれ接続
されている。これらのセンス増幅器６ａ、６ｂは、互い
に並列に接続された２個の増幅回路であり、出力が共に
出力回路８に接続されている。そして、出力回路８から
出力される出力データＤＯＵＴがＲＯＭの読み出しデー
タとなる。また、センス増幅器６ａ、６ｂには、ＴＧ回
路９からの制御出力が接続され、それぞれ第１センス信
号バーＳＡ１（Ｌ：アクティブ）と第２センス信号バー
ＳＡ２（Ｌ：アクティブ）が入力されるようになってい
る。
【００１８】センス増幅器６ａ、６ｂは、図２に示すよ
うに、それぞれＭＯＳＦＥＴからなる同一構成の増幅器
である。ただし、センス増幅器６ａにおけるｐＭＯＳト
ランジスタＱ１、Ｑ２の駆動能力をβｐとし、ｎＭＯＳ
トランジスタＱ３、Ｑ４の駆動能力をβｎとすると、セ
ンス増幅器６ｂにおけるｐＭＯＳトランジスタＱ５、Ｑ
６の駆動能力はβｐ／２であり、ｎＭＯＳトランジスタ
Ｑ７、Ｑ８の駆動能力はβｎ／２として設定されている
。従って、センス増幅器６ａとセンス増幅器６ｂは、図
３に示すように、入出力電圧特性Ｖｉｎ−Ｖｏｕｔ　が
等しく、この電圧の反転部付近でセンス増幅器６ｂに流
れる電流Ｉ２がセンス増幅器６ａの電流Ｉ１の半分にな
る。このため、センス増幅器６ｂは、消費電力がセンス
増幅器６ａの半分となる。
【００１９】上記構成のデータ読み出し回路の動作を説
明する。
【００２０】ＲＯＭにアドレス信号Ａが入力されると、
まずワード線２によってメモリセル１の行が選択され、
さらにコラム選択線４によってビット線３が選択されて
特定のメモリセル１に記憶されたデータがビット線３か
らＦＥＴ５を介して各センス増幅器６ａ、６ｂに送られ
る。この際、ＴＧ回路９は、図４に示すように、アドレ
ス信号Ａの変化を検出して第１センス信号バーＳＡ１を
Ｌレベル（アクティブ）にし、第２センス信号バーＳＡ
２をＨレベルにする。すると、駆動能力の高いセンス増
幅器６ａが活性化されて読み出しデータを増幅しデータ
ＳＯＵＴとして出力回路８に送り出す。このため、メモ
リセル１に記憶されたデータの微弱な信号は、このセン
ス増幅器６ａによって高速かつ確実に読み出すことがで
きる。
【００２１】また、このようにして読み出したデータＳ
ＯＵＴが確定すると、ＴＧ回路９が第１センス信号バー
ＳＡ１と第２センス信号バーＳＡ２のレベルを切り換え
て、駆動能力の高いセンス増幅器６ａを非活性状態し、
他方のセンス増幅器６ｂを活性化させる。このため、以
降の出力回路８に送られるデータＳＯＵＴは、消費電力
の少ないセンス増幅器６ｂによって維持されるので、Ｒ
ＯＭでの消費電力を抑制することができる。そして、出
力回路８では、出力データＤＯＵＴをＲＯＭの読み出し
データとして出力する。
【００２２】この結果、本実施例によれば、読み出しデ
ータの確定後も消費電力の少ないセンス増幅器６ｂが活
性化されるため、従来のようにラッチ回路によってデー
タをラッチしておく必要がなくなり、電源ラインのノイ
ズ等によって誤ったデータがラッチされるようなおそれ
が生じない。また、システムの電源投入時には、少なく
ともこのセンス増幅器６ｂが活性化されているので、ア
ドレス信号Ａが変化しない場合にもデータを読み出せな
くなるということがない。
【００２３】なお、上記センス増幅器６ａ、６ｂは、図
５に示すような回路構成として素子数を減少させること
もできる。この場合、消費電力の少ないセンス増幅器６
ｂは常時活性化され、駆動能力の高いセンス増幅器６ａ
の活性化を第１センス信号バーＳＡ１とこの反転信号で
制御する。また、図６に示すような差動増幅器によって
構成することもできる。ただし、この場合には、参照電
圧を発生するために、ダミービット線１３にメモリセル
１と同一特性のダミーメモリセル１１をそれぞれ設ける
必要がある。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、ラッチ回路を用いることな
く消費電力の抑制を行うことができるので、電源ライン
のノイズ等によって誤ったデータがラッチされるおそれ
がなくなり、データの読み出しエラーの増加を防止する
ことができる。また、電源投入時にもいずれかのセンス
増幅器が活性化されるため、ダミーサイクルを実行しな
ければデータの読み出しができないという不都合も解消
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例で用いられるセンス増幅器の回路
図である。
【図３】図２のセンス増幅器の特性を示すグラフである
。
【図４】図１の実施例に於けるデータ読み出し回路の動
作を示すタイムチャートである。
【図５】本発明の他の実施例で用いられるセンス増幅器
の回路図である。
【図６】本発明の更に他の実施例を示すブロック回路図
である。
【図７】従来例を示すものであって、ＲＯＭのデータ読
み出し回路のブロック図である。
【図８】従来例のデータ読み出し回路の動作を示すタイ
ムチャートである。
【図９】従来例に於ける起動時のデータ読み出し回路の
動作を示すタイムチャートである。
【図１０】従来例に於いて起動時にダミーサイクルを実
行した場合のデータ読み出し回路の動作を示すタイムチ
ャートである。
【符号の説明】
１　　　　メモリセル ３　　　　ビット線 ６ａ　　センス増幅器 ６ｂ　　センス増幅器 ９　　　　ＴＧ回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリセルに記憶されたデータを読み出す
    １本の出力信号線に互いに並列に接続された複数のセン
    ス増幅器、及び該センス増幅器の各々を活性化させる制
    御信号を出力する制御信号発生回路を備えた半導体記憶
    装置。
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