JPH04259990A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH04259990A JPH04259990A JP3021310A JP2131091A JPH04259990A JP H04259990 A JPH04259990 A JP H04259990A JP 3021310 A JP3021310 A JP 3021310A JP 2131091 A JP2131091 A JP 2131091A JP H04259990 A JPH04259990 A JP H04259990A
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- JP
- Japan
- Prior art keywords
- memory
- memory device
- address
- ram
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は大容量の半導体メモリに
係り、特にメモリセルデータの初期設定あるいは記憶動
作のチェックを高速に行うことができ機能を内蔵したメ
モリ装置に関する。
係り、特にメモリセルデータの初期設定あるいは記憶動
作のチェックを高速に行うことができ機能を内蔵したメ
モリ装置に関する。
【０００２】
【従来の技術】半導体集積回路よりなるメモリ装置はＣ
ＰＵとともに電子装置に搭載されて、ＣＰＵの制御によ
ってデータの書込み読出しが行われる。装置の電源投入
後等においては、メモリの全ビットに“０”や“１”を
書き込む初期化（以後クリア）を行ったり、メモリの障
害を判定するために全ビットに“０”または“１”を書
込み直後に読出して正しく記憶されているかどうかを調
べるＲＡＭチェックを行う必要がある。これらのメモリ
のクリアやＲＡＭチェックは、従来のメモリではＣＰＵ
がプログラムによってソフトウエア的に行っていた。
ＰＵとともに電子装置に搭載されて、ＣＰＵの制御によ
ってデータの書込み読出しが行われる。装置の電源投入
後等においては、メモリの全ビットに“０”や“１”を
書き込む初期化（以後クリア）を行ったり、メモリの障
害を判定するために全ビットに“０”または“１”を書
込み直後に読出して正しく記憶されているかどうかを調
べるＲＡＭチェックを行う必要がある。これらのメモリ
のクリアやＲＡＭチェックは、従来のメモリではＣＰＵ
がプログラムによってソフトウエア的に行っていた。
【０００３】図４は従来例のメモリ初期化のプログラム
を示す図である。従来のメモリクリア方式では、メモリ
の例えば「００００」番地より「１０００」番地までの
それぞれの１バイトを初期化するのには、ＣＰＵが図４
に示すプログラムを実行することでソフトウェアで行っ
ていた。
を示す図である。従来のメモリクリア方式では、メモリ
の例えば「００００」番地より「１０００」番地までの
それぞれの１バイトを初期化するのには、ＣＰＵが図４
に示すプログラムを実行することでソフトウェアで行っ
ていた。
【０００４】即ち、ステップ１にて、アドレス指示用の
Ｘレジスタに初期化する先頭のアドレスの「００００」
を書込み、ステップ２にてデータ格納用のＡレジスタに
１６進数の「００」を書込む。
Ｘレジスタに初期化する先頭のアドレスの「００００」
を書込み、ステップ２にてデータ格納用のＡレジスタに
１６進数の「００」を書込む。
【０００５】次にステップ３にて、Ｘレジスタにて指示
されているアドレス「００００」にＡレジスタの内容「
００」を書込む。次にステップ４にて、Ｘレジスタの内
の値に＋１を加え、ステップ５に進み、Ｘレジスタ内の
値が「１００１」より小さかったらステップ３に帰り、
ステップ３〜５までの動作をＸレジスタ内の値が「１０
００」になるまで繰り返し、Ｘレジスタ内の値が「１０
０１」になったらステップ６に進み終了とする。 この場合各ステップは通常２クロックサイクルの時間が
かかるので、合計６０１０サイクルの時間がかかり、多
くの時間がかかることになる。
されているアドレス「００００」にＡレジスタの内容「
００」を書込む。次にステップ４にて、Ｘレジスタの内
の値に＋１を加え、ステップ５に進み、Ｘレジスタ内の
値が「１００１」より小さかったらステップ３に帰り、
ステップ３〜５までの動作をＸレジスタ内の値が「１０
００」になるまで繰り返し、Ｘレジスタ内の値が「１０
０１」になったらステップ６に進み終了とする。 この場合各ステップは通常２クロックサイクルの時間が
かかるので、合計６０１０サイクルの時間がかかり、多
くの時間がかかることになる。
【０００６】ＲＡＭチェックの場合には上記の如く書き
込まれたオール“０”のデータをＣＰＵから１番地ごと
のアドレス指定で読出し、ＣＰＵによって正否を判断し
ているので同様に時間がかかり、ＲＡＭチェックを行う
時には全体でメモリ全番地数の１０倍以上のクロックサ
イクルを必要とする。
込まれたオール“０”のデータをＣＰＵから１番地ごと
のアドレス指定で読出し、ＣＰＵによって正否を判断し
ているので同様に時間がかかり、ＲＡＭチェックを行う
時には全体でメモリ全番地数の１０倍以上のクロックサ
イクルを必要とする。
【０００７】
【発明が解決しようとする課題】上記説明の如く、従来
のメモリ装置ではメモリを初期化や、チェックに多くの
時間がかかるという問題があった。
のメモリ装置ではメモリを初期化や、チェックに多くの
時間がかかるという問題があった。
【０００８】またアドレス指定や書込読出やデータ比較
をＣＰＵ が行うためＣＰＵに対する負荷が大きいとい
う問題もあった。本発明は上記問題点に鑑み創出された
もので、メモリ初期化やＲＡＭチェックにかかる時間を
短縮でき、かつＣＰＵの負荷を軽減できるメモリ装置を
提供することを目的とする。
をＣＰＵ が行うためＣＰＵに対する負荷が大きいとい
う問題もあった。本発明は上記問題点に鑑み創出された
もので、メモリ初期化やＲＡＭチェックにかかる時間を
短縮でき、かつＣＰＵの負荷を軽減できるメモリ装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明のメモリ装
置の原理構成図である。上記課題は、図１に示す如く、
ＲＡＭ１を内蔵するメモリ装置において、クリア信号Ｃ
ＬＲ に基づいて該ＲＡＭ１の全てのメモリセルのアド
レスを外部クロックＣＬＫ ごとに順次指定するアドレ
ス発生部２と、該アドレス発生部２から指定されるアド
レスに同じ値を書込み次いで書込値を読出すように制御
する制御部３と、前記読み出された値が書き込んだ値と
同じかどうかを判定するデータ比較部４とを同一パッケ
ージ内に有することを特徴とする本発明のメモリ装置に
より解決される。
置の原理構成図である。上記課題は、図１に示す如く、
ＲＡＭ１を内蔵するメモリ装置において、クリア信号Ｃ
ＬＲ に基づいて該ＲＡＭ１の全てのメモリセルのアド
レスを外部クロックＣＬＫ ごとに順次指定するアドレ
ス発生部２と、該アドレス発生部２から指定されるアド
レスに同じ値を書込み次いで書込値を読出すように制御
する制御部３と、前記読み出された値が書き込んだ値と
同じかどうかを判定するデータ比較部４とを同一パッケ
ージ内に有することを特徴とする本発明のメモリ装置に
より解決される。
【００１０】
【作用】クロック１サイクルで１アドレスずつアクセス
することができるので、クリアおよびチェックの時間が
短縮される。またこのクリッア・チェック動作はＣＰＵ
がクリア信号で１メモリ装置当たり最初に一回だけ指令
すれば、メモリ装置の内部で全てのアドレスをアクセス
して自動的に行われ、その期間中はＣＰＵ、データバス
、アドレスバスを使用しないのでＣＰＵの負荷を軽減で
きる。
することができるので、クリアおよびチェックの時間が
短縮される。またこのクリッア・チェック動作はＣＰＵ
がクリア信号で１メモリ装置当たり最初に一回だけ指令
すれば、メモリ装置の内部で全てのアドレスをアクセス
して自動的に行われ、その期間中はＣＰＵ、データバス
、アドレスバスを使用しないのでＣＰＵの負荷を軽減で
きる。
【００１１】
【実施例】以下添付図面により本発明の実施例を説明す
る。図２は本発明のメモリ装置の回路図である。１は従
来の半導体集積回路メモリ装置に相当するＲＡＭ（ラン
ダムアクセスメモリ）で、例えば３２Ｋワード×８ビッ
ト＝２５６Ｋビットのメモリセルと、メモリセルへの書
込読出制御を行う制御回路とを内蔵し、１５ビットのア
ドレス入力Ａ０ 〜Ａ１４と、８ビットのデータ入出力
線Ｄ０ 〜Ｄ７ と、ライトイネーブル端子ＷＥ、出力
イネーブル端子ＯＥ、チップセレクト端子ＣＳとを有す
る。そしてその機能はチップセレクトとライトイネーブ
ルが”Ｌ” レベルの状態でアドレス線により指定され
たアドレスにデータ線からのデータを書込み、チップセ
レクトと出力イネーブルが”Ｌ” レベルのとき、アド
レス線により指定されたアドレスの内容をデータ線に出
力するようになっている。
る。図２は本発明のメモリ装置の回路図である。１は従
来の半導体集積回路メモリ装置に相当するＲＡＭ（ラン
ダムアクセスメモリ）で、例えば３２Ｋワード×８ビッ
ト＝２５６Ｋビットのメモリセルと、メモリセルへの書
込読出制御を行う制御回路とを内蔵し、１５ビットのア
ドレス入力Ａ０ 〜Ａ１４と、８ビットのデータ入出力
線Ｄ０ 〜Ｄ７ と、ライトイネーブル端子ＷＥ、出力
イネーブル端子ＯＥ、チップセレクト端子ＣＳとを有す
る。そしてその機能はチップセレクトとライトイネーブ
ルが”Ｌ” レベルの状態でアドレス線により指定され
たアドレスにデータ線からのデータを書込み、チップセ
レクトと出力イネーブルが”Ｌ” レベルのとき、アド
レス線により指定されたアドレスの内容をデータ線に出
力するようになっている。
【００１２】図において、１のＲＡＭを除くその他の要
素が、本発明により、同一パッケージ内に新たに付加さ
れた部分であり、メモリ装置の内部で自動的に全アドレ
スをスキャンしてメモリクリアとメモリチェックとを行
う。
素が、本発明により、同一パッケージ内に新たに付加さ
れた部分であり、メモリ装置の内部で自動的に全アドレ
スをスキャンしてメモリクリアとメモリチェックとを行
う。
【００１３】アドレス発生部はＤＦＦ２１とＡＮＤゲー
ト２２、２３とアドレスカウンタ２４とからなり、外部
からのクリア信号ＣＬＲが”Ｌ” レベルになるとその
立下りをＦＦ２１とＡＮＤゲート２２で微分してクリア
開始信号ＣＬＲＳを出力し、ＡＮＤゲート２３を介して
アドレスカウンタ２４にロードパルスとして印加される
。これによりアドレスカウンタ２４は動作を開始し、０
を初期値として外部からのクロックＣＬＫ をカウン
トアップし、計数値を内部アドレスとして出力する。こ
のアドレスカウンタ２４はＲＡＭの全アドレス数に等し
い法を有し、ＲＡＭの最大アドレスまでカウントアップ
するとキャリア出力ＣＯよりキャリアＣＯＡ を出力し
、アドレスカウンタ２４を再度ロードして２回目のカウ
ントアップを行う。
ト２２、２３とアドレスカウンタ２４とからなり、外部
からのクリア信号ＣＬＲが”Ｌ” レベルになるとその
立下りをＦＦ２１とＡＮＤゲート２２で微分してクリア
開始信号ＣＬＲＳを出力し、ＡＮＤゲート２３を介して
アドレスカウンタ２４にロードパルスとして印加される
。これによりアドレスカウンタ２４は動作を開始し、０
を初期値として外部からのクロックＣＬＫ をカウン
トアップし、計数値を内部アドレスとして出力する。こ
のアドレスカウンタ２４はＲＡＭの全アドレス数に等し
い法を有し、ＲＡＭの最大アドレスまでカウントアップ
するとキャリア出力ＣＯよりキャリアＣＯＡ を出力し
、アドレスカウンタ２４を再度ロードして２回目のカウ
ントアップを行う。
【００１４】制御部は、外部アドレスと内部アドレスと
を選択出力するセレクタ３１、２進カウンタ３２、内部
ＷＥ、内部ＯＥ、内部ＣＳの三つの内部制御信号をそれ
ぞれ出力する出力するＪＫＦＦ３３、３４、３５、外部
制御信号と内部制御信号とを統合するＡＮＤゲート３６
、３７、３８、インバータ３９とからなる。
を選択出力するセレクタ３１、２進カウンタ３２、内部
ＷＥ、内部ＯＥ、内部ＣＳの三つの内部制御信号をそれ
ぞれ出力する出力するＪＫＦＦ３３、３４、３５、外部
制御信号と内部制御信号とを統合するＡＮＤゲート３６
、３７、３８、インバータ３９とからなる。
【００１５】２進カウンタ３２はクリア開始信号ＣＬＲ
Ｓでロードされ、アドレスカウンタ２４のキャリア出力
ＣＯＡ を計数し、ＣＯＡ を２ パルスを計数すると
内部におけるメモリクリアとチェックが終了したこを示
すキャリア出力ＣＯＢを出す。
Ｓでロードされ、アドレスカウンタ２４のキャリア出力
ＣＯＡ を計数し、ＣＯＡ を２ パルスを計数すると
内部におけるメモリクリアとチェックが終了したこを示
すキャリア出力ＣＯＢを出す。
【００１６】ＪＫＦＦ３３は、インバータ３６で反転さ
れたクリア開始信号ＣＬＲＳが加わるとセットされ出力
が”Ｌ” レベルになる。この出力は内部イネーブル信
号としてＡＮＤゲート３７を介してＲＡＭ１のライトイ
ネーブル端子に印加される。またアドレスカウンタ２４
のキャリア出力ＣＯＡでリセットされて出力は”Ｈ”
レベルとなり書込モードを終了させる。
れたクリア開始信号ＣＬＲＳが加わるとセットされ出力
が”Ｌ” レベルになる。この出力は内部イネーブル信
号としてＡＮＤゲート３７を介してＲＡＭ１のライトイ
ネーブル端子に印加される。またアドレスカウンタ２４
のキャリア出力ＣＯＡでリセットされて出力は”Ｈ”
レベルとなり書込モードを終了させる。
【００１７】ＪＫＦＦ３４はアドレスカウンタの一回目
のキャリアＣＯＡでセットされ出力が”Ｌ” レベルと
なってＡＮＤ ゲート３８を介してＲＡＭ１に内部出力
イネーブル信号を印加し、２進カウンタ３２のキャリア
ＣＯＢでリセットされ出力イネーブルをＯＦＦ（ ”Ｈ
” レベル） とする。
のキャリアＣＯＡでセットされ出力が”Ｌ” レベルと
なってＡＮＤ ゲート３８を介してＲＡＭ１に内部出力
イネーブル信号を印加し、２進カウンタ３２のキャリア
ＣＯＢでリセットされ出力イネーブルをＯＦＦ（ ”Ｈ
” レベル） とする。
【００１８】ＪＫＦＦ３５は、クリア開始信号ＣＬＲＳ
によりセットされて出力は”Ｌ” レベルとなり、ＡＮ
Ｄゲート３９を介してＲＡＭ１のチップセレクト端子Ｃ
Ｓに印加されるとともに、セレクタ３１に加えられアド
レスカウンタ２４からの内部アドレスをＲＡＭ１のアド
レス線に選択出力させる。
によりセットされて出力は”Ｌ” レベルとなり、ＡＮ
Ｄゲート３９を介してＲＡＭ１のチップセレクト端子Ｃ
Ｓに印加されるとともに、セレクタ３１に加えられアド
レスカウンタ２４からの内部アドレスをＲＡＭ１のアド
レス線に選択出力させる。
【００１９】５は３ステートバッファ等のデータセット
部で、内部ライトイネーブル信号で導通となり、ＲＡＭ
１へのデータ入力線を強制的に全ビット”Ｌ”レベルに
する。データ比較部は、８ビットの出力データ線と同一
数のＥＸ−ＯＲゲート４１を有し、読出しデータを各ビ
ット毎に内部出力イネーブル信号ＣＳの”Ｌ” レベル
と比較する。８ビット分の比較結果はＯＲゲート４３に
より集計され、この値は読出時のみＯＮとなるＡＮＤゲ
ート４３を介してＪＫＦＦ４４のセット端子へ入力され
る。ＪＫＦＦ４４は、読出結果が書込データと異なって
いる場合にはセットされチェック端子ＣＨＫから”Ｈ”
レベルを出力し、クリア・チェック終了によりキャリ
ア出力ＣＯＢ によりリセットされる。
部で、内部ライトイネーブル信号で導通となり、ＲＡＭ
１へのデータ入力線を強制的に全ビット”Ｌ”レベルに
する。データ比較部は、８ビットの出力データ線と同一
数のＥＸ−ＯＲゲート４１を有し、読出しデータを各ビ
ット毎に内部出力イネーブル信号ＣＳの”Ｌ” レベル
と比較する。８ビット分の比較結果はＯＲゲート４３に
より集計され、この値は読出時のみＯＮとなるＡＮＤゲ
ート４３を介してＪＫＦＦ４４のセット端子へ入力され
る。ＪＫＦＦ４４は、読出結果が書込データと異なって
いる場合にはセットされチェック端子ＣＨＫから”Ｈ”
レベルを出力し、クリア・チェック終了によりキャリ
ア出力ＣＯＢ によりリセットされる。
【００２０】上記構成になる回路を同一パッケージ内に
集積して本発明のメモリ装置ＬＳＩが構成される。クリ
ア・チェックを行う場合には、ＣＰＵによりクリア信号
ＣＬＲを入力すると、図３の動作タイムチャートに示す
如く、前半のクリアモードでは全アドレスに対して１ア
ドレス当たり１クロックサイクルで”Ｌ” レベルの書
込を行い、後半のチェックモードでは１アドレス当たり
１クロックサイクルで読出データのチェックを行い結果
をチェック端子から出力する。そのあとの、アドレスカ
ウンタが２回回ると３つの内部制御信号は全て”Ｈ”レ
ベルとなり、ＲＡＭ１への書込／読出は外部アドレスと
外部制御信号により制御される通常使用モードとなり、
従来のＲＡＭと同様に使用される。
集積して本発明のメモリ装置ＬＳＩが構成される。クリ
ア・チェックを行う場合には、ＣＰＵによりクリア信号
ＣＬＲを入力すると、図３の動作タイムチャートに示す
如く、前半のクリアモードでは全アドレスに対して１ア
ドレス当たり１クロックサイクルで”Ｌ” レベルの書
込を行い、後半のチェックモードでは１アドレス当たり
１クロックサイクルで読出データのチェックを行い結果
をチェック端子から出力する。そのあとの、アドレスカ
ウンタが２回回ると３つの内部制御信号は全て”Ｈ”レ
ベルとなり、ＲＡＭ１への書込／読出は外部アドレスと
外部制御信号により制御される通常使用モードとなり、
従来のＲＡＭと同様に使用される。
【００２１】このように、本発明のメモリ装置はメモリ
アドレス数の２倍のクロックサイクル時間でメモリクリ
アとメモリチェックを行うことができ、ＣＰＵによるソ
フトウェアでアドレス指定や初期書込／ＲＡＭチェック
を行う従来のメモリ装置に比べて、クリアチェック時間
を大幅に短縮できる。
アドレス数の２倍のクロックサイクル時間でメモリクリ
アとメモリチェックを行うことができ、ＣＰＵによるソ
フトウェアでアドレス指定や初期書込／ＲＡＭチェック
を行う従来のメモリ装置に比べて、クリアチェック時間
を大幅に短縮できる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
クリア信号に基づいてハードウェアのアドレス発生部が
全メモリセルのアドレスを自動的に指定することにメモ
リクリアとメモリチェックを行うのクリアチェック時間
を大幅に短縮できるという効果がある。
クリア信号に基づいてハードウェアのアドレス発生部が
全メモリセルのアドレスを自動的に指定することにメモ
リクリアとメモリチェックを行うのクリアチェック時間
を大幅に短縮できるという効果がある。
【図１】 本発明のメモリ装置の原理構成図
【図２】
本発明のメモリ装置の実施例の回路図
本発明のメモリ装置の実施例の回路図
【図３】
本発明のメモリ装置のクリア・チェック時の動作タイム
チャート
本発明のメモリ装置のクリア・チェック時の動作タイム
チャート
【図４】 従来例のメモリ初期化のプログラムを示す
図
図
１─ＲＡＭ、２─アドレス発生部、３─制御部、３１─
アドレスカウンタ、４─データ比較部
アドレスカウンタ、４─データ比較部
Claims (1)
- 【請求項１】 ＲＡＭ（１） を内蔵するメモリ装置
において、クリア信号（ＣＬＲ） に基づいて該ＲＡＭ
（１） の全てのメモリセルのアドレスを外部クロック
（ＣＬＫ） ごとに順次指定するアドレス発生部（２）
と、該アドレス発生部（２） から指定されるアドレ
スに同じ値を書込み次いで書込値を読出すように制御す
る制御部（３） と、前記読み出された値が書き込んだ
値と同じかどうかを判定するデータ比較部（４） とを
同一パッケージ内に有することを特徴とするメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021310A JPH04259990A (ja) | 1991-02-15 | 1991-02-15 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021310A JPH04259990A (ja) | 1991-02-15 | 1991-02-15 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259990A true JPH04259990A (ja) | 1992-09-16 |
Family
ID=12051579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021310A Withdrawn JPH04259990A (ja) | 1991-02-15 | 1991-02-15 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259990A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566131A (en) * | 1994-07-22 | 1996-10-15 | Nec Corporation | Memory circuit for display apparatus |
| JP2009224553A (ja) * | 2008-03-17 | 2009-10-01 | Nec Electronics Corp | 半導体装置 |
| JP2010287769A (ja) * | 2009-06-12 | 2010-12-24 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の評価方法 |
-
1991
- 1991-02-15 JP JP3021310A patent/JPH04259990A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566131A (en) * | 1994-07-22 | 1996-10-15 | Nec Corporation | Memory circuit for display apparatus |
| JP2009224553A (ja) * | 2008-03-17 | 2009-10-01 | Nec Electronics Corp | 半導体装置 |
| JP2010287769A (ja) * | 2009-06-12 | 2010-12-24 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の評価方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |