JPH04260362A - 集積回路部品とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路部品に係り、特
に複数の薄板状の受動素子もしくは内部配線を形成した
セラミック多層基板上に直接、薄膜トランジスタ（Ｔｈ
ｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ　　以下ＴＦＴ
という）等の能動素子を形成し、それらを一体化して一
つの機能素子とした集積回路部品とその製造方法に関す
る。

【０００２】

【従来の技術】従来の混成集積回路は、例えば薄板状に
形成したコイル、コンデンサ、抵抗等の受動素子を積層
体として一体化し内部配線を施こし、ＲＣネットワーク
、フィルタ、トランス等を構成する積層チップ状のセラ
ミック多層基板に、別工程で製造したトランジスタ等の
能動素子やＩＣを搭載して積層混成集積回路（Ｍｕｌｔ
ｉｌａｙｅｒ　Ｈｙｂｒｉｄ　Ｃｉｒｃｕｉｔ，ＭＨＣ
）を構成している。

【０００３】例えば図８に示す如く、薄板状の抵抗５１
、セラミックコンデンサネットワーク５２、内部配線５
３を積層させた積層チップ状のセラミック多層基板上に
スモールアウトライン（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ，
ＳＯ）パッケージを施こしたＩＣ５５を搭載してＭＨＣ
を構成している。なお、５４は端子電極、５６はクロス
オーバーガラスである（例えばＮＩＫＫＥＩ　　ＭＩＣ
ＲＯ　　ＤＥＶＩＣＥＳ，１９９０年４月号ｐｐ．　１
０４〜１１８参照）。

【０００４】

【発明が解決しようとする課題】ところが従来のＳＯパ
ッケージＩＣはそのパッケージがエポキシ樹脂等で構成
されており、下部に位置する多層基板はセラミック材（
フェライト材をも含む）で構成されるため、その線膨張
係数が１桁程度違うことも稀ではない。このため使用条
件によってはヒートショック性や温度サイクルに対して
装置の特性劣化をおこし易いなど信頼性に問題があった
。

【０００５】さらに複合部品である積層チップ状のセラ
ミック多層基板とＳＯパッケージＩＣはそれぞれ別個の
規格により製造されるため、これらを組合わせてもその
形状は、整形性が悪く、異形状となり、チップマウンタ
ー等の自動実装機等にかかり難いという問題点も有する
。

【０００６】従って、本発明の目的は、前記問題点を解
決するため、整形性が良く、信頼性も高い上に完全に一
体化した受動素子を具備する積層チップ状のセラミック
多層基板と能動素子を具備するＩＣを組合わせた多機能
の積層混成集積回路とその製造方法を提供するものであ
る。

【０００７】

【課題を解決するための手段】本発明は、内部配線と少
くとも１つの薄板状の受動素子を具備する積層チップ状
のセラミック多層基板上に直接、ＴＦＴを形成し、両者
を電気的に接続して一体化し、１つの機能素子とするも
のである。

【０００８】即ち、セラミック（フェライト材も含む）
で構成された積層チップＲＣ、ＬＣネットワークの如き
薄板状の受動素子や内部配線を具備する積層体を形成し
、これらの積層体の端子電極を形成する前、即ち各チッ
プ毎に切断する前に、例えばガラス層から成る絶縁層で
表面コーティングを行い、この絶縁層上に８００℃以下
の温度でＴＦＴを形成し、ＴＦＴとセラミック多層基板
に形成された受動素子間を電気的に接続した後、積層体
とともに各チップ毎に分割した後、端子電極を形成して
積層集積回路部品を形成するものである。

【０００９】

【作用】セラミックで構成された積層体の上に直接ＴＦ
Ｔを形成するので、Ｌ，Ｃ，Ｒのグループから選ばれた
少くとも１種の受動素子や内部配線を形成したセラミッ
ク多層基板とＴＦＴが完全に一体化し、整形性のよい高
信頼性の積層集積回路部品を得ることができる。

【００１０】

【実施例】本発明の一実施例を図１〜図５によって説明
する。

【００１１】図１は本発明の集積回路部品の構成説明図
、図２〜図５はその製造工程説明図であり、図３と図４
は一連の工程を示すものである。

【００１２】図１において図１（ａ）は平面図、図１（
ｂ）は側面図であって、１はＴＦＴ、２はコンタクト、
３はアルミニウム配線部、４はゲート電極配線、５は端
子電極、６はセラミック多層基板、１０は集積回路部品
、２２は絶縁層を示す。

【００１３】本発明は例えば、積層チップ構造のＬＣフ
ィルタ、セラミックからなる積層セラミックチップコン
デンサの如き積層チップ状のセラミック多層基板６上に
絶縁層２２を構成し、この絶縁層２２上に例えばＣ−Ｍ
ＯＳ型トランジスタから成るＴＦＴ１が形成されている
。

【００１４】ＴＦＴ１とセラミック多層基板６内の受動
素子や配線層との電気的接続は絶縁層２２を除去したパ
ッドや各チップの外側に形成された端子電極５によって
なされる。なお図１において表面保護膜は図示省略して
ある。

【００１５】図２〜図５によって本発明の集積回路部品
の製造方法を説明する。

【００１６】図２は複数の薄板状の素子を形成した基板
を示し、図２（ａ）は複数の薄板状の受動素子を形成し
たセラミック基板２０を示し、各チップに切断する前の
状態である。２１は各積層の引出し電極を示し、各積層
からの引出し電極２１間を接続する電極は取り付けられ
ていない。図２（ｂ）は、後述する如く、図２（ａ）の
セラミック多層基板２０上にＴＦＴ１を形成し配線した
ものを示し、ＴＦＴ１を形成後、配線保護膜形成後に、
線４１に沿ってダイシングにより多数のチップ１０に分
割する。

【００１７】図３、図４は本発明の集積回路部品の一連
の製造工程説明図である。

【００１８】まず基板２０の表面に端子電極取出し用の
銀−パラジウム層３０を形成後、コーティングを施こす
。基板２０として例えばセラミック材を用いたコンデン
サの場合には、セラミック基板の表面凹部を埋めて平坦
にするため、１０００Å以上、具体的には１〜１０μｍ
の厚さのガラス層２２を付着する。付着する方法は市販
のＯＣＤの如き液状ガラスを用い、スピンコート法やデ
ィッピング法で塗布後、４５０〜８００℃でベークして
付着したり、常圧ＣＶＤ法もしくは減圧ＣＶＤ法で付着
させる（図３（ａ）参照）。

【００１９】次にガラス層２２上にＴＦＴを直接形成す
るが、以下の工程は８００℃以下の温度で形成する必要
がある。これはセラミック多層基板２０内の内部電極や
引出し電極２１が主に銀電極であるため、この融点以下
でＴＦＴを形成する必要があるからである。

【００２０】ガラス層２２上に６００℃〜８００℃程度
で非単結晶シリコン薄膜を形成し、これにＣ−ＭＯＳ型
トランジスタを形成する場合について説明する。

【００２１】まず減圧ＣＶＤ法を用いてＳｉ２　Ｈ６　
（ジシラン）あるいはＳｉＨ４　を４６０〜５６０℃で
処理して、５００Å〜２０００Åのａ−Ｓｉ層を形成後
、拡散炉中で５５０℃〜８００℃で３０分〜９６時間加
熱して結晶性を有するシリコン層２３とする。この時、
低温で処理する場合は長時間加熱し、高温で処理する場
合は短時間加熱すればよい（図３（ｂ）参照）。

【００２２】次に通常のレジストを用いるドライエッチ
ング法でこの結晶性を有するシリコン層２３の一部をエ
ッチングしてアイランド２３−１，２３−２を形成する
（図３（ｃ）参照）。

【００２３】さらに通常の気相成長法である常圧ＣＶＤ
法、減圧ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法もし
くはＲＦスパッタリング法で５００Å〜２０００Åの厚
さのゲート酸化シリコン膜２４を形成後、ゲートａ−Ｓ
ｉ層２５を１０００Å〜３５００Åの厚さで形成する。 成膜法はプラズマＣＶＤ法でも減圧ＣＶＤ法でもよく、
プラズマＣＶＤ法ならば成膜温度は２００℃〜４００℃
程度、減圧ＣＶＤ法ならば成膜温度は５００℃〜６５０
℃程度である（図３（ｄ）参照）。

【００２４】この後、通常のドライ・エッチング法によ
ってａ−Ｓｉ層２５をパターニングしてゲート電極２５
−１，２５−２を形成する（図３（ｅ）参照）。

【００２５】以下通常のＭＯＳプロセスによりゲート酸
化シリコン膜２４をパターニング後、レジストをマスク
として各々別のマスクパターンによりリンイオン（Ｐ＋
　）、ホウ素イオン（Ｂ＋　）を注入し、アイランド２
３−１，２３−２に各々ｎ＋　型領域（２３′−１）、
ｐ＋　型領域（２３′−２）を形成しｎ型ＦＥＴとｐ型
ＦＥＴからなるＣ−ＭＯＳ型ＴＦＴを形成する。

【００２６】形成されたＴＦＴ上に電極、配線を行うた
めに、３０００Å〜２μｍの厚さの層間絶縁膜２６を形
成する。層間絶縁膜２６は常圧ＣＶＤ法、減圧ＣＶＤ法
などのＣＶＤ法により形成される酸化シリコン膜等の他
に市販のＯＣＤの如き液状ガラスを塗布、加熱して付着
したガラス層でもよく、またこれらの方法で成膜しうる
膜を積層してもよい（図４（ａ）参照）。

【００２７】次にこの層間絶縁膜２６にコンタクトホー
ル２７を開孔する。この時、必要に応じてＴＦＴの下部
に位置するセラミック多層基板２０内に形成した受動素
子等とＴＦＴを電気的に接続するために、セラミック多
層基板２０上のガラス層２２の所定箇所を選択的に削除
して、セラミック多層基板２０上のパット部２１′も露
出する。このパット部２１′は主に銀または銀−パラジ
ウム電極層から成る。

【００２８】なお、これらの絶縁層の選択的削除はフッ
酸系のエッチング液を用いたウェットエッチングもしく
はフッ素ガスを用いたドライエッチングで行う（図４（
ｂ）参照）。

【００２９】この後、例えばアルミニウムを蒸着あるい
はスパッタリングすることにより、アルミニウム配線部
３を形成し、ＴＦＴの金属電極の形成、配線を行うとと
もにＴＦＴとセラミック多層基板６とのオーミック接続
も行う（図４（ｃ）参照）。

【００３０】次にアルミニウム配線３層の上に表面保護
膜を形成する。表面保護膜は３００〜５００℃のプラズ
マＣＶＤ法で３０００Å〜１μの厚さに形成する窒化シ
リコン膜かポリイミド系の樹脂により形成する。

【００３１】さらにこの表面保護膜の所定部分、即ち次
工程でチップ毎に分割する分割線４１上に端子電極部と
のコンタクト用にパット部をあけた後、チップ毎にダイ
シングして分割する（図２（ｂ）参照）。

【００３２】図５はダイシング後の本発明の複合集積回
路部品１０の製造工程を示す。図５（ａ）において、１
はＴＦＴ、６はセラミック多層基板、２１はセラミック
多層基板６に形成された引出し電極であって、通常銀あ
るいは銀−パラジウムから成る。４２はＴＦＴの表面保
護膜４０を選択的に除去したパット部であり、銀−パラ
ジウムとのなじみをよくするために、パット部に露出し
たアルミニウム上にメッキ・スパッタ蒸着等でクロム層
を形成する。

【００３３】次にこのＴＦＴ１のパット部４２とセラミ
ック多層基板６の引出し電極２１を電気的に接続するた
めに、銀−パラジウムから成る電極材料５′を塗布する
（図５（ｂ）参照）。

【００３４】電極材料５′を塗布したチップを例えば５
００℃以下で焼成し、ＴＦＴ１のパット部４２とセラミ
ック多層基板６の引出し電極２１とを接続して端子電極
５を形成し、図１の如き集積回路部品１０を完成する（
図５（ｃ）参照）。また必要に応じて銀−パラジウムか
らなる引出し電極５の表面にすずあるいは半田をメッキ
する。

【００３５】なお、図５（ｄ）は図５（ｃ）の集積回路
部品のＡ−Ａ′線に沿った断面のＡ″の部分拡大図であ
る。図５（ｄ）において、ＴＦＴ１のアルミニウム配線
部３とセラミック多層基板６の引出し電極２１とのオー
ミック接続のために、図４（ｃ）に示したパット部２１
′とは別に、ＴＦＴ１の表面保護膜４０の表面にパット
部４２を設けて、これとセラミック多層基板６の引出し
電極２１を銀−パラジウムによる端子電極５によって接
続している。

【００３６】この場合、ＴＦＴ１の電極、配線部をアル
ミニウムのみで形成すると端子電極５の材料である銀−
パラジウムとの密着性がよくないので、ＴＦＴ１のアル
ミニウム電極の露出部であるパット部４２にはクロム層
４３が形成されている。

【００３７】なお図１〜図４で図示省略した積層チップ
状のセラミック層基板６とＴＦＴ１の実施例を図６、図
７に示す。

【００３８】図６はセラミック多層基板にコンデンサ部
と内部配線を形成した例の断面図である。

【００３９】図６において６１は薄膜トランジスタ部、
６２はガラス層、６３は配線層、６４はセラミック多層
基板、６５は内部配線層、６６はコンデンサ部、６７は
配線部を示す。

【００４０】図６において、ガラスセラミック等から成
るセラミック多層基板６４にはこのセラミック材料と銀
−パラジウムから成る内部配線層６５とからコンデンサ
部６６が形成されており、他方では配線部６７も形成さ
れている。

【００４１】このようなセラミック多層基板６４上にガ
ラス層６２を介してＴＦＴ６１が構成され、ＴＦＴ６１
はアルミニウムからなる配線層６３（これはＴＦＴ６１
の電極配線層と同時に形成出来る。図４（ｃ）参照。）
によってセラミック多層基板６４内のコンデンサ部６６
や配線部６７と電気的に接続している。

【００４２】図７はさらに別の実施例を示しており、セ
ラミック多層基板に内部配線層のみが形成されているも
のの断面図である。

【００４３】図７において、７１は薄膜トランジスタ部
、７２はガラス層、７３は配線層、７４はセラミック多
層基板、７５は内部配線層を示す。

【００４４】図７においてセラミック多層基板７４内に
設けられた内部配線層７５は、各々ガラス層７２を介し
て構成された薄膜トランジスタ部７１と配線層７３によ
って接続されている。

【００４５】

【発明の効果】本発明の如く受動素子を具備する複合集
積部品上にガラス層を介して直接能動素子を形成して一
体化することにより、その形状が整形性がよく、チップ
マウンターの如き自動実装機にかかり易くなる上、信頼
性も増す。

【００４６】また、両者を完全に密着することにより集
積回路部品の小型化、低コスト化、多機能化が実現出来
るようになった。

【００４７】本発明の混成集積回路部品はオーディオ用
のフィルタ、コンピュータ用ディレイライン、汎用ロジ
ック回路、ＤＣ−ＤＣコンバータ、電子スイッチ等多種
多様な用途がある。

【図面の簡単な説明】

【図１】本発明の集積回路部品の構成説明図である。

【図２】本発明の集積回路部品を形成する基板の説明図
である。

【図３】本発明の集積回路部品の製造工程説明図である
。

【図４】本発明の集積回路部品の製造工程説明図である
。

【図５】本発明の集積回路部品の製造工程説明図である
。

【図６】本発明の他の実施例の集積回路部品の構造説明
図である。

【図７】本発明のさらに他の実施例の集積回路部品の構
造説明図である。

【図８】従来の積層混成集積回路部品の構造説明図であ
る。

【符号の説明】

１　　ＴＦＴ ３　　アルミニウム配線部 ５　　電極 ６　　セラミック多層基板 ２１　　引出し電極 ２２　　絶縁層

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　内部配線もしくは少くとも１つの受動
   素子が内部に形成されたセラミック多層基板と、このセ
   ラミック多層基板の一主面上に絶縁層を介して少くとも
   １つの薄膜トランジスタとを具備し、前記内部配線もし
   くは受動素子と前記薄膜トランジスタを電気的に接続し
   たことを特徴とする集積回路部品。
2. 【請求項２】　　少くとも１つの薄板状の受動素子を積
   層に形成し、内部配線を施したセラミック多層基板をチ
   ップに切断する前に、絶縁層を形成する工程と、該絶縁
   層上に薄膜トランジスタを形成する工程と、薄膜トラン
   ジスタを形成した前記基板を各チップ毎に分割する工程
   とを含むことを特徴とする請求項１記載の集積回路部品
   の製造方法。
3. 【請求項３】　　前記薄膜トランジスタは８００℃以下
   で形成されることを特徴とする請求項２記載の集積回路
   部品の製造方法。