JPH04261017A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
- Publication number
- JPH04261017A JPH04261017A JP3020671A JP2067191A JPH04261017A JP H04261017 A JPH04261017 A JP H04261017A JP 3020671 A JP3020671 A JP 3020671A JP 2067191 A JP2067191 A JP 2067191A JP H04261017 A JPH04261017 A JP H04261017A
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- electrode
- amorphous silicon
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えば液晶表示装置
に用いられる薄膜トランジスタアレイ基板の製造方法に
関するもので、特にその電極の被覆性を改善するもので
ある。
に用いられる薄膜トランジスタアレイ基板の製造方法に
関するもので、特にその電極の被覆性を改善するもので
ある。
【０００２】
【従来の技術】図３、図４は例えば特開昭６２−３２６
５１号公報に示された従来の薄膜トランジスタ（以下、
ＴＦＴと称す）アレイ基板を示す平面図および断面図で
ある。図において、１はガラス等の透明絶縁物よりなる
基板、２は基板１上に形成された透明導電膜からなる画
素電極、３はゲート電極、４はゲート絶縁膜、５はアモ
ルファスシリコン膜、６はソース電極、７はドレイン電
極で、これらの電極３〜７によってＴＦＴが形成されて
いる。このようなＴＦＴアレイ基板は次の工程を経て製
造されている。まず、基板１上にスパッタリング又は蒸
着により透明導電膜層を形成してホトリソグラフィおよ
びエッチングにより所定パターンの画素電極２を形成し
、次いで同基板１上にスパッタリングにより導電膜を形
成して同様にホトリソグラフィとエッチングによりゲー
ト電極３を形成する。次いで、ゲート絶縁膜４、アモル
ファスシリコン膜５の順にプラズマＣＶＤ法で連続形成
し、その後、ゲート絶縁膜４とアモルファスシリコン膜
５とをホトリソグラフィと異方性エッチングにより所定
パターンに形成する。最後にアモルファスシリコン膜５
の上にスパッタリングにより導電膜を形成し、ホトリソ
グラフィおよびエッチングにより不要の導電膜を除去し
てソース電極６およびドレイン電極７とを形成する。
５１号公報に示された従来の薄膜トランジスタ（以下、
ＴＦＴと称す）アレイ基板を示す平面図および断面図で
ある。図において、１はガラス等の透明絶縁物よりなる
基板、２は基板１上に形成された透明導電膜からなる画
素電極、３はゲート電極、４はゲート絶縁膜、５はアモ
ルファスシリコン膜、６はソース電極、７はドレイン電
極で、これらの電極３〜７によってＴＦＴが形成されて
いる。このようなＴＦＴアレイ基板は次の工程を経て製
造されている。まず、基板１上にスパッタリング又は蒸
着により透明導電膜層を形成してホトリソグラフィおよ
びエッチングにより所定パターンの画素電極２を形成し
、次いで同基板１上にスパッタリングにより導電膜を形
成して同様にホトリソグラフィとエッチングによりゲー
ト電極３を形成する。次いで、ゲート絶縁膜４、アモル
ファスシリコン膜５の順にプラズマＣＶＤ法で連続形成
し、その後、ゲート絶縁膜４とアモルファスシリコン膜
５とをホトリソグラフィと異方性エッチングにより所定
パターンに形成する。最後にアモルファスシリコン膜５
の上にスパッタリングにより導電膜を形成し、ホトリソ
グラフィおよびエッチングにより不要の導電膜を除去し
てソース電極６およびドレイン電極７とを形成する。
【０００３】このようなＴＦＴは、ゲート電極３および
ソース電極６に電圧が印加されることによって作動する
スイッチング素子として働き、ドレイン電極７を通して
画素電極２に電荷を供給する。従って、画素電極２に電
荷を供給させるためには、ゲート電極３、ソース電極６
およびドレイン電極７が断線していないことが最低限必
要であり、一方、このＴＦＴアレイ基板を例えば液晶表
示装置用に用いる場合には、一つの液晶表示装置内にあ
る１００万個程度のＴＦＴが全て作動することが必要で
あり、電極の断線欠陥発生率を極めて低くすることが必
要となる。
ソース電極６に電圧が印加されることによって作動する
スイッチング素子として働き、ドレイン電極７を通して
画素電極２に電荷を供給する。従って、画素電極２に電
荷を供給させるためには、ゲート電極３、ソース電極６
およびドレイン電極７が断線していないことが最低限必
要であり、一方、このＴＦＴアレイ基板を例えば液晶表
示装置用に用いる場合には、一つの液晶表示装置内にあ
る１００万個程度のＴＦＴが全て作動することが必要で
あり、電極の断線欠陥発生率を極めて低くすることが必
要となる。
【０００４】
【発明が解決しようとする課題】従来のＴＦＴは以上の
ように構成されており、同一パターンでゲート絶縁膜４
とアモルファスシリコン膜５を連続エッチングしている
。そのため、反応性イオンエッチング法により異方性垂
直エッチングした場合にはエッチング段差部の形状は急
峻となり、その後に形成するソース電極及びドレイン電
極がエッチング段差部でくびれ、断線を発生し易くなる
問題があった。
ように構成されており、同一パターンでゲート絶縁膜４
とアモルファスシリコン膜５を連続エッチングしている
。そのため、反応性イオンエッチング法により異方性垂
直エッチングした場合にはエッチング段差部の形状は急
峻となり、その後に形成するソース電極及びドレイン電
極がエッチング段差部でくびれ、断線を発生し易くなる
問題があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、信頼性の高い電極を安定に形成
することができるＴＦＴアレイ基板の製造方法を提供す
ることを目的とする。
ためになされたもので、信頼性の高い電極を安定に形成
することができるＴＦＴアレイ基板の製造方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＴＦＴア
レイ基板の製造方法は、ゲート絶縁膜およびアモルファ
スシリコン膜をプラズマ状態の６弗化イオウガス、３弗
化窒素ガス、あるいは弗化塩化炭素ガスと流量比１０〜
３８％の酸素ガスとによってエッチングするように構成
したものである。
レイ基板の製造方法は、ゲート絶縁膜およびアモルファ
スシリコン膜をプラズマ状態の６弗化イオウガス、３弗
化窒素ガス、あるいは弗化塩化炭素ガスと流量比１０〜
３８％の酸素ガスとによってエッチングするように構成
したものである。
【０００７】
【作用】この発明による製造方法では、エッチング段差
部のテーパー角を制御できるので被覆性に必要な最大の
テーパー角にすることができ、この結果、テーパー形状
にしたことによるパターン寸法の増加を必要最小限に抑
えることができるとともにテーパー形状の上に形成する
導電膜の断線を抑制することができる。
部のテーパー角を制御できるので被覆性に必要な最大の
テーパー角にすることができ、この結果、テーパー形状
にしたことによるパターン寸法の増加を必要最小限に抑
えることができるとともにテーパー形状の上に形成する
導電膜の断線を抑制することができる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例を示すＴＦＴの構成
断面図である。ガラス基板１上にスパッタ法又は蒸着法
等の薄膜形成法で得た酸化インジウム・スズ等の透明導
電膜を形成した後に、パターン化処理を介して透明導電
膜の不要部をエッチング除去し、画素電極２とする。次
に、スパッタ法で得たクロム等の高融点金属でゲート電
極３を形成する。この上に、プラズマＣＶＤ法によりシ
リコンナイトライドから成るゲート絶縁膜、アモルファ
スシリコン膜を順に積層した後、所望のパターンを形成
し、プラズマエッチング法によりゲート絶縁膜とアモル
ファスシリコン膜とを連続エッチングし、テーパー形状
のエッチング断面を得る。テーパーエッチングは、例え
ば６弗化イオウガス（ＳＦ６ ガス）と酸素ガス（Ｏ２
ガス）の混合ガスを用いたプラズマ中に前記基板をさ
らすことにより行ない、通常プラズマ発生装置として平
行平板型電極装置を用いる。最後に、スパッタ法でアル
ミ等からなるソース電極６およびドレイン電極７を形成
する。
する。図１は、この発明の一実施例を示すＴＦＴの構成
断面図である。ガラス基板１上にスパッタ法又は蒸着法
等の薄膜形成法で得た酸化インジウム・スズ等の透明導
電膜を形成した後に、パターン化処理を介して透明導電
膜の不要部をエッチング除去し、画素電極２とする。次
に、スパッタ法で得たクロム等の高融点金属でゲート電
極３を形成する。この上に、プラズマＣＶＤ法によりシ
リコンナイトライドから成るゲート絶縁膜、アモルファ
スシリコン膜を順に積層した後、所望のパターンを形成
し、プラズマエッチング法によりゲート絶縁膜とアモル
ファスシリコン膜とを連続エッチングし、テーパー形状
のエッチング断面を得る。テーパーエッチングは、例え
ば６弗化イオウガス（ＳＦ６ ガス）と酸素ガス（Ｏ２
ガス）の混合ガスを用いたプラズマ中に前記基板をさ
らすことにより行ない、通常プラズマ発生装置として平
行平板型電極装置を用いる。最後に、スパッタ法でアル
ミ等からなるソース電極６およびドレイン電極７を形成
する。
【０００９】図２は、このような製造方法で得たテーパ
ー角とＯ２ ガス組成の関係を示すもので、Ｏ２ ガス
組成が１０％以下となると所定のパターン形状が得にく
くなり、また、３８％を越えるとテーパー角度が６０度
以上となってゲート絶縁膜４およびアモルファスシリコ
ン膜５上に形成されるソース電極６およびドレイン電極
７に断線を発生し易いものとなっていた。
ー角とＯ２ ガス組成の関係を示すもので、Ｏ２ ガス
組成が１０％以下となると所定のパターン形状が得にく
くなり、また、３８％を越えるとテーパー角度が６０度
以上となってゲート絶縁膜４およびアモルファスシリコ
ン膜５上に形成されるソース電極６およびドレイン電極
７に断線を発生し易いものとなっていた。
【００１０】上記のように構成されたＴＦＴアレイ基板
においては、ゲート絶縁膜４及びアモルファスシリコン
膜５を連続エッチングする工程において、テーパーエッ
チングを行なっているため、その後形成するソース電極
６及びドレイン電極７の被覆性が良好となり、エッチン
グ段差部でのくびれが生じず、ソース電極６及びドレイ
ン電極７の断線数が著しく減少し、欠陥のないＴＦＴア
レイ基板を歩留まりよく形成することができる。また、
Ｏ２ ガスの組成を調整することによってテーパー角度
を制御できるため、テーパー化によるパターン寸法の増
加を最小限に抑えることができ、画素電極２の有効面積
を低下させることなく信頼性の高い電極を安定に得るこ
とができる。
においては、ゲート絶縁膜４及びアモルファスシリコン
膜５を連続エッチングする工程において、テーパーエッ
チングを行なっているため、その後形成するソース電極
６及びドレイン電極７の被覆性が良好となり、エッチン
グ段差部でのくびれが生じず、ソース電極６及びドレイ
ン電極７の断線数が著しく減少し、欠陥のないＴＦＴア
レイ基板を歩留まりよく形成することができる。また、
Ｏ２ ガスの組成を調整することによってテーパー角度
を制御できるため、テーパー化によるパターン寸法の増
加を最小限に抑えることができ、画素電極２の有効面積
を低下させることなく信頼性の高い電極を安定に得るこ
とができる。
【００１１】なお、上記実施例ではＳＦ６ ガスとＯ２
ガスの混合ガスを用いたが、ＳＦ６ ガスの代わりに
３弗化窒素ガス（ＮＦ３ ガス）あるいはＣＦ２ Ｃｌ
２ 等の弗化塩化炭素ガスを用いても同様にテーパーエ
ッチングを行なわせることができる。
ガスの混合ガスを用いたが、ＳＦ６ ガスの代わりに
３弗化窒素ガス（ＮＦ３ ガス）あるいはＣＦ２ Ｃｌ
２ 等の弗化塩化炭素ガスを用いても同様にテーパーエ
ッチングを行なわせることができる。
【００１２】
【発明の効果】以上のように、この発明によれば、ゲー
ト絶縁膜とアモルファスシリコン膜とをプラズマ状態の
６弗化イオウガス、３弗化窒素ガスあるいは弗化塩化炭
素ガスと酸素ガスの混合ガスによってエッチングするよ
うに構成したため、エッチング断面での電極の被覆性が
よくなり、断線の発生を抑制することが可能となるとと
もにテーパー角度を制御することによってパターン寸法
の増加を最小限に抑えることができる効果がある。
ト絶縁膜とアモルファスシリコン膜とをプラズマ状態の
６弗化イオウガス、３弗化窒素ガスあるいは弗化塩化炭
素ガスと酸素ガスの混合ガスによってエッチングするよ
うに構成したため、エッチング断面での電極の被覆性が
よくなり、断線の発生を抑制することが可能となるとと
もにテーパー角度を制御することによってパターン寸法
の増加を最小限に抑えることができる効果がある。
【図１】この発明の一実施例である製造方法により形成
されたＴＦＴアレイ基板を示す断面図である。
されたＴＦＴアレイ基板を示す断面図である。
【図２】この発明におけるテーパー角と酸素ガス組成と
の関係を示す特性図である。
の関係を示す特性図である。
【図３】従来のＴＦＴアレイ基板の構成を示す平面図で
ある。
ある。
【図４】図３におけるＩＶ−ＩＶ断面図である。
１ 絶縁基板
２ 画素電極
３ ゲート電極
４ ゲート絶縁膜
５ アモルファスシリコン膜
６ ソース電極
７ ドレイン電極
Claims (1)
- 【請求項１】 透明基板上に電極パターンを形成した
後、絶縁膜およびアモルファスシリコン膜を積層し、こ
れらをプラズマ状態の６弗化イオウガス、３弗化窒素ガ
スあるいは弗化塩化炭素ガスと流量比１０〜３８％の酸
素ガスとの混合ガスによってエッチングすることを特徴
とした薄膜トランジスタアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020671A JPH04261017A (ja) | 1991-02-14 | 1991-02-14 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020671A JPH04261017A (ja) | 1991-02-14 | 1991-02-14 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04261017A true JPH04261017A (ja) | 1992-09-17 |
Family
ID=12033667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020671A Pending JPH04261017A (ja) | 1991-02-14 | 1991-02-14 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04261017A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| US6054392A (en) * | 1997-05-27 | 2000-04-25 | Mitsubishi Denki Kabushiki Kaisha | Active matrix substrate and method of forming a contact hole in the same |
| JP2004004757A (ja) * | 2002-04-15 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| US6886573B2 (en) | 2002-09-06 | 2005-05-03 | Air Products And Chemicals, Inc. | Plasma cleaning gas with lower global warming potential than SF6 |
| US6939805B2 (en) * | 2001-09-24 | 2005-09-06 | Infineon Technologies Ag | Method of etching a layer in a trench and method of fabricating a trench capacitor |
| US7619695B2 (en) | 2006-05-10 | 2009-11-17 | Epson Imaging Devices Corporation | Liquid crystal display and manufacturing method therefor |
| US7635865B2 (en) | 1999-07-22 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| WO2013042497A1 (ja) * | 2011-09-22 | 2013-03-28 | Ｓｐｐテクノロジーズ株式会社 | プラズマエッチング方法 |
| JP2013084977A (ja) * | 2012-12-19 | 2013-05-09 | Nlt Technologies Ltd | 薄膜トランジスタの製造方法 |
| WO2014189125A1 (ja) * | 2013-05-24 | 2014-11-27 | 株式会社フジクラ | 薄膜トランジスタ及びマトリクス回路 |
-
1991
- 1991-02-14 JP JP3020671A patent/JPH04261017A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US7635865B2 (en) | 1999-07-22 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| US7666718B2 (en) | 1999-07-22 | 2010-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
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