JPH04263430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04263430A JPH04263430A JP3023478A JP2347891A JPH04263430A JP H04263430 A JPH04263430 A JP H04263430A JP 3023478 A JP3023478 A JP 3023478A JP 2347891 A JP2347891 A JP 2347891A JP H04263430 A JPH04263430 A JP H04263430A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- oxide film
- substrate
- element isolation
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】〔発明の目的〕
【産業上の利用分野】本発明は、ＬＳＩ一般に使用され
る素子間分離領域の形成に係わる半導体装置の製造方法
に関する。
る素子間分離領域の形成に係わる半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来の素子分離方法としては、ＬＯＣＯ
Ｓ法、ＢＯＸ法が広く知られている。図３及び図４はそ
れぞれの素子分離方法を図解するものである。
Ｓ法、ＢＯＸ法が広く知られている。図３及び図４はそ
れぞれの素子分離方法を図解するものである。
【０００３】図３において、ＬＯＣＯＳ法とは、基板３
０１上に熱酸化による酸化膜３０２を、この酸化膜（Ｓ
ｉＯ２ ）３０２上にスパッタリングによる窒化膜（Ｓ
ｉＮ）３０３を堆積させ、その上にフォトレジスト３０
４を塗布してパターニングを行う。そのパターニング後
の状態が図３（ａ）に示す状態である。そして、フォト
レジスト３０４をマスクにして窒化膜３０３をエッチン
グし、次いで、残った窒化膜３０３をマスクにして酸化
膜３０２の素子領域に位置する部分を除いた部分、すな
わち素子分離領域の部分を成長させ、厚い素子分離酸化
膜３０４と薄い酸化膜３０５とを生成する。
０１上に熱酸化による酸化膜３０２を、この酸化膜（Ｓ
ｉＯ２ ）３０２上にスパッタリングによる窒化膜（Ｓ
ｉＮ）３０３を堆積させ、その上にフォトレジスト３０
４を塗布してパターニングを行う。そのパターニング後
の状態が図３（ａ）に示す状態である。そして、フォト
レジスト３０４をマスクにして窒化膜３０３をエッチン
グし、次いで、残った窒化膜３０３をマスクにして酸化
膜３０２の素子領域に位置する部分を除いた部分、すな
わち素子分離領域の部分を成長させ、厚い素子分離酸化
膜３０４と薄い酸化膜３０５とを生成する。
【０００４】次に、図４において、ＢＯＸ法とは、基板
４０１上に熱酸化による酸化膜４０２を堆積させ、その
上にフォトレジスト４０３を塗布してパターニングし、
このフォトレジスト４０３をマスクにして酸化膜４０２
および基板４０１をエッチングする。図４（ａ）はその
直後の状態で、４０４はエッチング面である。そして、
フォトレジスト４０３を除去し、基板４０１表面全域に
均一に厚い酸化膜４０６を形成し、その後、酸化膜４０
１のエッチング面４０４上に位置する部分にフォトレジ
スト４０７を塗布し、更に全面にフォトレジスト４０８
を塗布する。図４（ｂ）はその直後の状態を示している
。なお、４０５は図４（ａ）に示す酸化膜４０２にエッ
チング面４０４上に出来た薄い自然酸化膜が繋がってで
きた酸化膜である。フォトレジスト４０７を塗布した後
、エッチバックすることにより、厚い酸化膜４０６のエ
ッチング面４０４上に位置する部分のみを残し、図４（
ｃ）に示すように素子分離用の厚い酸化膜４０９を基板
４０１内に埋込む。
４０１上に熱酸化による酸化膜４０２を堆積させ、その
上にフォトレジスト４０３を塗布してパターニングし、
このフォトレジスト４０３をマスクにして酸化膜４０２
および基板４０１をエッチングする。図４（ａ）はその
直後の状態で、４０４はエッチング面である。そして、
フォトレジスト４０３を除去し、基板４０１表面全域に
均一に厚い酸化膜４０６を形成し、その後、酸化膜４０
１のエッチング面４０４上に位置する部分にフォトレジ
スト４０７を塗布し、更に全面にフォトレジスト４０８
を塗布する。図４（ｂ）はその直後の状態を示している
。なお、４０５は図４（ａ）に示す酸化膜４０２にエッ
チング面４０４上に出来た薄い自然酸化膜が繋がってで
きた酸化膜である。フォトレジスト４０７を塗布した後
、エッチバックすることにより、厚い酸化膜４０６のエ
ッチング面４０４上に位置する部分のみを残し、図４（
ｃ）に示すように素子分離用の厚い酸化膜４０９を基板
４０１内に埋込む。
【０００５】以上のように、ＬＯＣＯＳ法あるいはＢＯ
Ｘ法によれば、素子分離用の酸化膜を形成することがで
きる。しかしながら、両者には次のような一長一短の問
題があった。つまり、まず、ＰＥＰ（Ｐｈｏｔｏ Ｅｔ
ｃｈｉｎｇ ｐｒｏｓｅｓｓ）の回数はＬＯＣＯＳ法の
場合にはフォトレジスト３０４のための１回、ＢＯＸ法
の場合にはフォトレジスト４０３，４０７のための２回
となって、ＬＯＣＯＳ法が有利である。しかし、このＬ
ＯＣＯＳ法には図３（ｂ）に示すように素子領域側へバ
ーズビーク３０６が張出すために、素子領域の十分な面
積確保のために素子を大型にせざるを得なくなり、微細
化が難しいという問題がある。この点に関しては、ＢＯ
Ｘ法の場合には問題がない。よって、微細化の必要性が
低いものについてはＬＯＣＯＳ法を、微細化の必要性が
高いものについてはＢＯＸ法を、両者の難点をある程度
覚悟して使用するしかなかった。
Ｘ法によれば、素子分離用の酸化膜を形成することがで
きる。しかしながら、両者には次のような一長一短の問
題があった。つまり、まず、ＰＥＰ（Ｐｈｏｔｏ Ｅｔ
ｃｈｉｎｇ ｐｒｏｓｅｓｓ）の回数はＬＯＣＯＳ法の
場合にはフォトレジスト３０４のための１回、ＢＯＸ法
の場合にはフォトレジスト４０３，４０７のための２回
となって、ＬＯＣＯＳ法が有利である。しかし、このＬ
ＯＣＯＳ法には図３（ｂ）に示すように素子領域側へバ
ーズビーク３０６が張出すために、素子領域の十分な面
積確保のために素子を大型にせざるを得なくなり、微細
化が難しいという問題がある。この点に関しては、ＢＯ
Ｘ法の場合には問題がない。よって、微細化の必要性が
低いものについてはＬＯＣＯＳ法を、微細化の必要性が
高いものについてはＢＯＸ法を、両者の難点をある程度
覚悟して使用するしかなかった。
【０００６】
【発明が解決しようとする課題】このように上記従来の
ＬＯＣＯＳ法並びにＢＯＸ法にあっては、一長一短があ
り、いずれを採用する場合でも難点が付き纏っていた。 本発明は、上記従来技術の有する問題点に鑑みてなされ
たもので、その目的とするところは、微細化に適し、か
つＰＥＰが１回で済む簡単な工程の素子分離法を提供す
ることにある。
ＬＯＣＯＳ法並びにＢＯＸ法にあっては、一長一短があ
り、いずれを採用する場合でも難点が付き纏っていた。 本発明は、上記従来技術の有する問題点に鑑みてなされ
たもので、その目的とするところは、微細化に適し、か
つＰＥＰが１回で済む簡単な工程の素子分離法を提供す
ることにある。
【０００７】〔発明の構成〕
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にフォトレジストをパターニング
し、その半導体基板上に液相で絶縁膜を成長させた後、
フォトレジストを除去することを特徴とする。さらに請
求項２記載の半導体装置の製造方法は、パターニング工
程と絶縁膜生成工程との間にパターニング工程で塗布し
たフォトレジストをマスクにして半導体基板をエッチン
グする工程を含むことを特徴とする。
造方法は、半導体基板にフォトレジストをパターニング
し、その半導体基板上に液相で絶縁膜を成長させた後、
フォトレジストを除去することを特徴とする。さらに請
求項２記載の半導体装置の製造方法は、パターニング工
程と絶縁膜生成工程との間にパターニング工程で塗布し
たフォトレジストをマスクにして半導体基板をエッチン
グする工程を含むことを特徴とする。
【０００８】
【作用】本発明によれば、フォトレジストによりパター
ニングした基板上に液相で絶縁膜を成長させると、基板
表面のフォトレジストの無い部分にのみ絶縁膜が成長す
る。その後、フォトレジストを除去することで、その絶
縁膜のみが基板上に残り、素子分離膜として使用できる
。よって本発明により素子分離を行えば、バーズビーク
がないため、微細化に適し、またＰＥＰは１回で済む。 さらに、素子分離領域下のドーピングもフォトレジスト
をマスクにイオン注入可能なため、セルフアラインの利
点がある。なお、請求項２記載の本発明によれば、素子
分離酸化膜を基板内に埋込むことができる。
ニングした基板上に液相で絶縁膜を成長させると、基板
表面のフォトレジストの無い部分にのみ絶縁膜が成長す
る。その後、フォトレジストを除去することで、その絶
縁膜のみが基板上に残り、素子分離膜として使用できる
。よって本発明により素子分離を行えば、バーズビーク
がないため、微細化に適し、またＰＥＰは１回で済む。 さらに、素子分離領域下のドーピングもフォトレジスト
をマスクにイオン注入可能なため、セルフアラインの利
点がある。なお、請求項２記載の本発明によれば、素子
分離酸化膜を基板内に埋込むことができる。
【０００９】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の第１実施例に係る素子分
離法を図解する基板の工程別断面図である。この図１に
おいて、まず、シリコン基板１０１上に熱酸化で約５０
０オングストロームの薄い酸化膜１０２を形成した後、
フォトリソグラフィでその素子領域にレジスト１０３が
残るようにパターニングした（図１（ａ））。
つつ説明する。図１は本発明の第１実施例に係る素子分
離法を図解する基板の工程別断面図である。この図１に
おいて、まず、シリコン基板１０１上に熱酸化で約５０
０オングストロームの薄い酸化膜１０２を形成した後、
フォトリソグラフィでその素子領域にレジスト１０３が
残るようにパターニングした（図１（ａ））。
【００１０】次に、ＳｉＯ２ をＮＨ４ Ｆ溶液にてレ
ジストをマスクにエッチングし、さらに、基板ＳｉをＣ
Ｆ４ とＯ２ を用いたケミカルドライエッチングでエ
ッチングした。その後、そのレジスト１０３をマスクに
してフィ−ルド反転防止用のイオン注入をＢｏｒｏｎ、
１００ＫｅＶ、１×１０１３ｃｍ−２で行う（図１（ｂ
））。
ジストをマスクにエッチングし、さらに、基板ＳｉをＣ
Ｆ４ とＯ２ を用いたケミカルドライエッチングでエ
ッチングした。その後、そのレジスト１０３をマスクに
してフィ−ルド反転防止用のイオン注入をＢｏｒｏｎ、
１００ＫｅＶ、１×１０１３ｃｍ−２で行う（図１（ｂ
））。
【００１１】そして、レジスト１０３を残したまま、液
相にて酸化膜１０５を約５０００オングストローム成長
させた。この時の液には硅弗化水素酸にＳｉＯ２ を過
飽和に溶かしたものを用い、Ａｌを添加することにより
ウェーハ上に析出させた。この時、レジスト上にはほと
んど析出は起らず、基板１０１上にのみＳｉＯ２ が成
長した（図１（ｃ））。
相にて酸化膜１０５を約５０００オングストローム成長
させた。この時の液には硅弗化水素酸にＳｉＯ２ を過
飽和に溶かしたものを用い、Ａｌを添加することにより
ウェーハ上に析出させた。この時、レジスト上にはほと
んど析出は起らず、基板１０１上にのみＳｉＯ２ が成
長した（図１（ｃ））。
【００１２】最後に、レジスト１０３を硫酸と過酸化水
素水混合液で剥離すると、図１（ｄ）のようになり、素
子分離領域を作ることができた。
素水混合液で剥離すると、図１（ｄ）のようになり、素
子分離領域を作ることができた。
【００１３】本実施例によれば、フォトレジスト１０３
によりパターニングした基板１０１上に液相でＳｉＯ２
を成長させることにより、基板１０１表面のフォトレ
ジスト１０３の無い部分にのみ酸化膜１０５が成長する
。 その後、フォトレジスト１０３を除去することで、その
酸化膜１０５のみが基板１０１上に残り、素子分離膜と
して使用できるものとなった。よって本実施例によれば
、バーズビークがないため、微細化に適し、またＰＥＰ
は１回で済む。さらに、素子分離領域下のドーピングも
フォトレジスト１０３をマスクにイオン注入したため、
セルフアラインの利点がある。図２は本発明の第２実施
例に係る素子分離法を図解する基板の工程別断面図であ
る。この図に示す素子分離法は、図１に示す素子分離法
におけるパターニング工程と酸化膜１０５の形成工程と
の間のエッチング工程を含まないものである。すなわち
、まず、シリコン基板２０１上に熱酸化で約５００オン
グストロームの薄い酸化膜２０２を形成した後、フォト
リソグラフィでその素子領域にレジスト２０３が残るよ
うにパターニングする。その後、ただちに、そのレジス
ト１０３をマスクにしてフィ−ルド反転防止用のイオン
注入をＢｏｒｏｎ、１００ＫｅＶ、１×１０１３ｃｍ−
２で行う（図２（ａ））。
によりパターニングした基板１０１上に液相でＳｉＯ２
を成長させることにより、基板１０１表面のフォトレ
ジスト１０３の無い部分にのみ酸化膜１０５が成長する
。 その後、フォトレジスト１０３を除去することで、その
酸化膜１０５のみが基板１０１上に残り、素子分離膜と
して使用できるものとなった。よって本実施例によれば
、バーズビークがないため、微細化に適し、またＰＥＰ
は１回で済む。さらに、素子分離領域下のドーピングも
フォトレジスト１０３をマスクにイオン注入したため、
セルフアラインの利点がある。図２は本発明の第２実施
例に係る素子分離法を図解する基板の工程別断面図であ
る。この図に示す素子分離法は、図１に示す素子分離法
におけるパターニング工程と酸化膜１０５の形成工程と
の間のエッチング工程を含まないものである。すなわち
、まず、シリコン基板２０１上に熱酸化で約５００オン
グストロームの薄い酸化膜２０２を形成した後、フォト
リソグラフィでその素子領域にレジスト２０３が残るよ
うにパターニングする。その後、ただちに、そのレジス
ト１０３をマスクにしてフィ−ルド反転防止用のイオン
注入をＢｏｒｏｎ、１００ＫｅＶ、１×１０１３ｃｍ−
２で行う（図２（ａ））。
【００１４】そして、レジスト２０３を残したまま、液
相にて酸化膜２０４を約５０００オングストローム成長
させる。この時の液は第１実施例と同じものを用いた。 この時、第１実施例と同様、レジスト２０３上にはほと
んど析出は起らず、基板２０１上にのみＳｉＯ２ が成
長した（図２（ｂ））。
相にて酸化膜２０４を約５０００オングストローム成長
させる。この時の液は第１実施例と同じものを用いた。 この時、第１実施例と同様、レジスト２０３上にはほと
んど析出は起らず、基板２０１上にのみＳｉＯ２ が成
長した（図２（ｂ））。
【００１５】最後に、レジスト２０３を硫酸と過酸化水
素水混合液で剥離すると、図２（ｃ）のようになり、素
子分離領域を作ることができた。
素水混合液で剥離すると、図２（ｃ）のようになり、素
子分離領域を作ることができた。
【００１６】以上の実施例では、いずれもフィ−ルド反
転防止用のイオン注入を行っているが、これは省略して
も良いものである。
転防止用のイオン注入を行っているが、これは省略して
も良いものである。
【００１７】
【発明の効果】以上説明したように本発明によれば、フ
ォトレジストによりパターニングした基板上に液相で絶
縁膜を成長させると、基板表面のフォトレジストの無い
部分にのみ絶縁膜が成長する。その後、フォトレジスト
を除去することで、その絶縁膜のみが基板上に残り、素
子分離膜として使用できる。よって本発明により素子分
離を行えば、バーズビークがないため、微細化に適し、
またＰＥＰは１回で済む。さらに、素子分離領域下のド
ーピングもフォトレジストをマスクにイオン注入可能な
ため、セルフアラインの利点がある。
ォトレジストによりパターニングした基板上に液相で絶
縁膜を成長させると、基板表面のフォトレジストの無い
部分にのみ絶縁膜が成長する。その後、フォトレジスト
を除去することで、その絶縁膜のみが基板上に残り、素
子分離膜として使用できる。よって本発明により素子分
離を行えば、バーズビークがないため、微細化に適し、
またＰＥＰは１回で済む。さらに、素子分離領域下のド
ーピングもフォトレジストをマスクにイオン注入可能な
ため、セルフアラインの利点がある。
【図１】本発明の第１実施例に係る素子分離法を図解す
る素子の工程別断面図である。
る素子の工程別断面図である。
【図２】本発明の第２実施例に係る素子分離法を図解す
る素子の工程別断面図である。
る素子の工程別断面図である。
【図３】従来のＬＯＣＯＳ法による素子分離法を図解す
る素子の工程別断面図である。
る素子の工程別断面図である。
【図４】従来のＢＯＸ法による素子分離法を図解する素
子の工程別断面図である。
子の工程別断面図である。
１０１ シリコン基板
１０２ 薄い酸化膜
１０３ フォトレジスト
１０４ エッチング面
１０５ 素子分離用の厚い酸化膜
２０１ シリコン基板
２０２ 薄い酸化膜
２０３ フォトレジスト
２０４ 素子分離用の厚い酸化膜
Claims (2)
- 【請求項１】半導体基板にフォトレジストをパターニン
グする工程と、前記半導体基板上に液相で絶縁膜を成長
させる工程と、前記フォトレジストを除去する工程と、
を含む半導体装置の製造方法。 - 【請求項２】パターニング工程と絶縁膜生成工程との間
に該パターニング工程で塗布したフォトレジストをマス
クにして半導体基板をエッチングする工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023478A JPH04263430A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023478A JPH04263430A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263430A true JPH04263430A (ja) | 1992-09-18 |
Family
ID=12111638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023478A Pending JPH04263430A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204332A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-02-18 JP JP3023478A patent/JPH04263430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204332A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 半導体装置の製造方法 |
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