JPH04263468A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04263468A JPH04263468A JP3024313A JP2431391A JPH04263468A JP H04263468 A JPH04263468 A JP H04263468A JP 3024313 A JP3024313 A JP 3024313A JP 2431391 A JP2431391 A JP 2431391A JP H04263468 A JPH04263468 A JP H04263468A
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- transistor
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- mask
- transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にＮチャネルとＰチャネルの各チャネルが各種
のしきい値電圧をもつＬＤＤ構造のトランジスタからな
るＣＭＯＳの製造に関する。
係り，特にＮチャネルとＰチャネルの各チャネルが各種
のしきい値電圧をもつＬＤＤ構造のトランジスタからな
るＣＭＯＳの製造に関する。
【０００２】近年，半導体装置に種々の回路を集積され
，そのため，しきい値電圧（Ｖｔｈ）の異なる複数のト
ランジスタを集積した半導体装置が必要となっている。
，そのため，しきい値電圧（Ｖｔｈ）の異なる複数のト
ランジスタを集積した半導体装置が必要となっている。
【０００３】
【従来の技術】従来，一つの基板上にＶｔｈの異なる複
数のトランジスタを実現するのに，その製造工程おいて
マスクを追加することで対処していた。
数のトランジスタを実現するのに，その製造工程おいて
マスクを追加することで対処していた。
【０００４】図３（ａ） 〜（ｅ） 及び図４（ｆ）
〜（ｉ）は，ＮチャネルとＰチャネルの各チャネルが，
異なるしきい値電圧を持つＬＤＤ構造の２種類のトラン
ジスタからなるＣＭＯＳの製造における従来例を示す工
程順断面図である。
〜（ｉ）は，ＮチャネルとＰチャネルの各チャネルが，
異なるしきい値電圧を持つＬＤＤ構造の２種類のトラン
ジスタからなるＣＭＯＳの製造における従来例を示す工
程順断面図である。
【０００５】以下，これらの図を参照しながら，従来の
工程の概略を説明する。 図３（ａ） 参照 ｐ−Ｓｉ基板１にＬＯＣＯＳ工程によってフィールド酸
化膜２を形成する。マスクを用いてｎ型不純物をイオン
注入し，その後の熱処理でｐ−Ｓｉ基板１と逆導電型の
ｎウエル３を形成する。その後，熱酸化によりゲート絶
縁膜４を形成する。
工程の概略を説明する。 図３（ａ） 参照 ｐ−Ｓｉ基板１にＬＯＣＯＳ工程によってフィールド酸
化膜２を形成する。マスクを用いてｎ型不純物をイオン
注入し，その後の熱処理でｐ−Ｓｉ基板１と逆導電型の
ｎウエル３を形成する。その後，熱酸化によりゲート絶
縁膜４を形成する。
【０００６】図３（ｂ） 参照
ＮチャネルとＰチャネルの第１種のＶｔｈを制御するた
めに，全面に第１のイオン注入を行い，基板表面付近に
第１のイオン注入領域５を形成する。
めに，全面に第１のイオン注入を行い，基板表面付近に
第１のイオン注入領域５を形成する。
【０００７】図３（ｃ） 参照
ｐ−Ｓｉ基板１の一部とｎウエル３の一部を覆うレジス
トマスク７ａを形成し， それをマスクにしてＮチャネ
ルとＰチャネルの第２種のＶｔｈを制御するために第２
のイオン注入を行い，第２のイオン注入領域５ａを形成
する。
トマスク７ａを形成し， それをマスクにしてＮチャネ
ルとＰチャネルの第２種のＶｔｈを制御するために第２
のイオン注入を行い，第２のイオン注入領域５ａを形成
する。
【０００８】図３（ｄ） 参照
全面にポリＳｉ膜を成長した後，その膜をパターニング
して各トランジスタ形成領域にゲート電極６ａ〜６ｄを
形成する。
して各トランジスタ形成領域にゲート電極６ａ〜６ｄを
形成する。
【０００９】図３（ｅ） 参照
ｎウエル３上に開口するレジストマスク７ｂをマスクに
して， ｎウエル３内トランジスタ（Ｐチャネル）のＬ
ＤＤ構造の低濃度領域をきめるイオン注入を行い，低濃
度ソース・ドレイン８ａ， ８ｂを形成する。なお，こ
の図で第１のイオン注入領域５と第２のイオン注入領域
５ａは省略してある。
して， ｎウエル３内トランジスタ（Ｐチャネル）のＬ
ＤＤ構造の低濃度領域をきめるイオン注入を行い，低濃
度ソース・ドレイン８ａ， ８ｂを形成する。なお，こ
の図で第１のイオン注入領域５と第２のイオン注入領域
５ａは省略してある。
【００１０】図４（ｆ） 参照
ｐ−Ｓｉ基板１上に開口するレジストマスク７ｃをマス
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の低濃度領域をきめるイオン注入を行
い，低濃度ソース・ドレイン８ｃ， ８ｄを形成する。
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の低濃度領域をきめるイオン注入を行
い，低濃度ソース・ドレイン８ｃ， ８ｄを形成する。
【００１１】図４（ｇ） 参照
ＣＶＤ法によりＳｉＯ２ 膜を成長した後，ＲＩＥ法に
よる全面エッチングを行い，側壁９を形成する。
よる全面エッチングを行い，側壁９を形成する。
【００１２】その後，ｎウエル３上に開口するレジスト
マスク７ｄをマスクにして， ｎウエル３内トランジス
タ（Ｐチャネル）のＬＤＤ構造の高濃度領域をきめるイ
オン注入を行い，高濃度ソース・ドレイン１０ａ， １
０ｂを形成する。
マスク７ｄをマスクにして， ｎウエル３内トランジス
タ（Ｐチャネル）のＬＤＤ構造の高濃度領域をきめるイ
オン注入を行い，高濃度ソース・ドレイン１０ａ， １
０ｂを形成する。
【００１３】図４（ｈ） 参照
ｐ−Ｓｉ基板１上に開口するレジストマスク７ｅをマス
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の高濃度領域をきめるイオン注入を行
い，高濃度ソース・ドレイン１０ｃ， １０ｄを形成す
る。
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の高濃度領域をきめるイオン注入を行
い，高濃度ソース・ドレイン１０ｃ， １０ｄを形成す
る。
【００１４】図４（ｉ） 参照
全面に絶縁膜１１を成長した後電極窓を開孔し，配線金
属を成長し，それをパターニングしてソース・ドレイン
電極１２ａ 〜１２ｄ を形成する。
属を成長し，それをパターニングしてソース・ドレイン
電極１２ａ 〜１２ｄ を形成する。
【００１５】このようにしてＮチャネルとＰチャネルの
各チャネルにＶｔｈの異なる２種類のトランジスタを持
つＣＭＯＳが実現するが，２種類のＶｔｈを実現するた
めに，各チャネル１種類のＶｔｈを作る時に比べ，マス
クを一層追加して第２のイオン注入を行う工程が増加し
ている。
各チャネルにＶｔｈの異なる２種類のトランジスタを持
つＣＭＯＳが実現するが，２種類のＶｔｈを実現するた
めに，各チャネル１種類のＶｔｈを作る時に比べ，マス
クを一層追加して第２のイオン注入を行う工程が増加し
ている。
【００１６】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，Ｎチャネル，Ｐチャネルの各々にＶｔｈの異なる
２種類のトランジスタを持つＣＭＯＳを，従来に比べて
工程を増加させることなく実現する方法を提供すること
を目的とする。
鑑み，Ｎチャネル，Ｐチャネルの各々にＶｔｈの異なる
２種類のトランジスタを持つＣＭＯＳを，従来に比べて
工程を増加させることなく実現する方法を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
及び図２（ｆ） 〜（ｈ） は本発明の実施例を示す工
程順断面図である。
及び図２（ｆ） 〜（ｈ） は本発明の実施例を示す工
程順断面図である。
【００１８】上記課題は，ＮチャネルとＰチャネルの各
チャネルが，異なるしきい値電圧を持つＬＤＤ構造の２
種類のトランジスタからなるＣＭＯＳの製造において，
ウエル３の形成された半導体基体１，３の各トランジス
タ形成領域にゲート電極６ａ〜６ｄを形成した後，Ｎチ
ャネル第１種のトランジスタ及びＰチャネル第１種のト
ランジスタの形成領域に開口を持つマスク７ａを用いて
一導電型不純物をイオン注入し， Ｎチャネル第１種の
トランジスタのソース・ドレインと逆導電型の領域８ｄ
及びＰチャネル第１種のトランジスタの低濃度ソース・
ドレイン８ａを形成する工程と，Ｎチャネル第２種のト
ランジスタ及びＰチャネル第２種のトランジスタの形成
領域に開口を持つマスク７ｂを用いて反対導電型不純物
をイオン注入し， Ｎチャネル第２種のトランジスタの
低濃度ソース・ドレイン８ｃ及びＰチャネル第２種のト
ランジスタのソース・ドレインと逆導電型の領域８ｂを
形成する工程とを有し， 各チャネル各種のトランジス
タのしきい値電圧を調整する半導体装置の製造方法によ
って解決される。
チャネルが，異なるしきい値電圧を持つＬＤＤ構造の２
種類のトランジスタからなるＣＭＯＳの製造において，
ウエル３の形成された半導体基体１，３の各トランジス
タ形成領域にゲート電極６ａ〜６ｄを形成した後，Ｎチ
ャネル第１種のトランジスタ及びＰチャネル第１種のト
ランジスタの形成領域に開口を持つマスク７ａを用いて
一導電型不純物をイオン注入し， Ｎチャネル第１種の
トランジスタのソース・ドレインと逆導電型の領域８ｄ
及びＰチャネル第１種のトランジスタの低濃度ソース・
ドレイン８ａを形成する工程と，Ｎチャネル第２種のト
ランジスタ及びＰチャネル第２種のトランジスタの形成
領域に開口を持つマスク７ｂを用いて反対導電型不純物
をイオン注入し， Ｎチャネル第２種のトランジスタの
低濃度ソース・ドレイン８ｃ及びＰチャネル第２種のト
ランジスタのソース・ドレインと逆導電型の領域８ｂを
形成する工程とを有し， 各チャネル各種のトランジス
タのしきい値電圧を調整する半導体装置の製造方法によ
って解決される。
【００１９】また，ＮチャネルとＰチャネルの各チャネ
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
以上のトランジスタからなるＣＭＯＳの製造において，
前記の工程を有する半導体装置の製造方法によって解決
される。
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
以上のトランジスタからなるＣＭＯＳの製造において，
前記の工程を有する半導体装置の製造方法によって解決
される。
【００２０】
【作用】本発明ではＬＤＤ構造の低濃度ソース・ドレイ
ン用イオン注入工程時に， しきい値電圧の調整も同時
に行っている。即ち，Ｎチャネル第１種のトランジスタ
及びＰチャネル第１種のトランジスタの形成領域に開口
を持つマスク７ａを用いて一導電型不純物をイオン注入
すれば，どちらかのチャネルにはそれと逆の導電型のイ
オンが注入されることになり，イオン注入条件を調整す
ることにより，Ｎチャネル第１種のトランジスタ及びＰ
チャネル第１種のトランジスタの両者のしきい値電圧を
所定の値に調整することができる。
ン用イオン注入工程時に， しきい値電圧の調整も同時
に行っている。即ち，Ｎチャネル第１種のトランジスタ
及びＰチャネル第１種のトランジスタの形成領域に開口
を持つマスク７ａを用いて一導電型不純物をイオン注入
すれば，どちらかのチャネルにはそれと逆の導電型のイ
オンが注入されることになり，イオン注入条件を調整す
ることにより，Ｎチャネル第１種のトランジスタ及びＰ
チャネル第１種のトランジスタの両者のしきい値電圧を
所定の値に調整することができる。
【００２１】同様にして，Ｎチャネル第２種のトランジ
スタ及びＰチャネル第２種のトランジスタの形成領域に
開口を持つマスク７ｂを用いて反対導電型不純物をイオ
ン注入すれば，どちらかのチャネルにはそれと逆の導電
型のイオンが注入されることになり，イオン注入条件を
調整することにより，Ｎチャネル第２種のトランジスタ
及びＰチャネル第２種のトランジスタの両者のしきい値
電圧を所定の値に調整することができる。
スタ及びＰチャネル第２種のトランジスタの形成領域に
開口を持つマスク７ｂを用いて反対導電型不純物をイオ
ン注入すれば，どちらかのチャネルにはそれと逆の導電
型のイオンが注入されることになり，イオン注入条件を
調整することにより，Ｎチャネル第２種のトランジスタ
及びＰチャネル第２種のトランジスタの両者のしきい値
電圧を所定の値に調整することができる。
【００２２】本発明では，従来，ＬＤＤ構造の低濃度ソ
ース・ドレイン用イオン注入工程前に行っているイオン
注入（従来技術の第２のイオン注入）工程が不要となる
から，各チャネルにしきい値電圧の異なるトランジスタ
が１種類づつ増えても，工程を増す必要がない。
ース・ドレイン用イオン注入工程前に行っているイオン
注入（従来技術の第２のイオン注入）工程が不要となる
から，各チャネルにしきい値電圧の異なるトランジスタ
が１種類づつ増えても，工程を増す必要がない。
【００２３】また，ＮチャネルとＰチャネルの各チャネ
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
以上のトランジスタからなるＣＭＯＳの製造においても
，各チャネルから２種類づつトランジスタを選んで前記
の工程を適用すれば，従来よりも工程を少なくできる。
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
以上のトランジスタからなるＣＭＯＳの製造においても
，各チャネルから２種類づつトランジスタを選んで前記
の工程を適用すれば，従来よりも工程を少なくできる。
【００２４】
【実施例】図１（ａ） 〜（ｅ） は実施例を示す工程
順断面図（その１），図２（ｆ） 〜（ｈ） は実施例
を示す工程順断面図（その２）である。以下，これらの
図を参照しながら実施例について説明する。
順断面図（その１），図２（ｆ） 〜（ｈ） は実施例
を示す工程順断面図（その２）である。以下，これらの
図を参照しながら実施例について説明する。
【００２５】図１（ａ） 参照
ｐ−Ｓｉ基板１にＬＯＣＯＳ工程によって厚さ５０００
〜１００００ ÅのＳｉＯ２ のフィールド酸化膜２を
形成する。ウエル形成領域に開口するマスクを用いて，
Ｎ型不純物Ｐ＋ またはＡｓ＋ を加速電圧１０〜２０
ｋｅＶ，ドーズ量１０１２〜１０１３ｃｍ−２の条件で
イオン注入し，その後の熱処理で基板と逆導電型のｎウ
エル３を形成する。その後，熱酸化により厚さ数百Åの
ＳｉＯ２ のゲート絶縁膜４を形成する。
〜１００００ ÅのＳｉＯ２ のフィールド酸化膜２を
形成する。ウエル形成領域に開口するマスクを用いて，
Ｎ型不純物Ｐ＋ またはＡｓ＋ を加速電圧１０〜２０
ｋｅＶ，ドーズ量１０１２〜１０１３ｃｍ−２の条件で
イオン注入し，その後の熱処理で基板と逆導電型のｎウ
エル３を形成する。その後，熱酸化により厚さ数百Åの
ＳｉＯ２ のゲート絶縁膜４を形成する。
【００２６】図１（ｂ） 参照
ｎウエル３及びｐ−Ｓｉ基板１に形成する第１種のトラ
ンジスタのＶｔｈを制御するため，全面に第１のイオン
注入（Ｐ型不純物Ｂ＋ ， 加速電圧１０〜２０ｋｅＶ
，ドーズ量約 １０１２ ｃｍ−２ ）を行い，基板表
面付近に第１のイオン注入領域５を形成する。ただし，
このイオン注入はｐ−Ｓｉ基板１の不純物濃度及びｎウ
エル３の不純物濃度が各チャネルの第１種のトランジス
タのＶｔｈに応じて予め調整されている時は行わなくて
もよい。
ンジスタのＶｔｈを制御するため，全面に第１のイオン
注入（Ｐ型不純物Ｂ＋ ， 加速電圧１０〜２０ｋｅＶ
，ドーズ量約 １０１２ ｃｍ−２ ）を行い，基板表
面付近に第１のイオン注入領域５を形成する。ただし，
このイオン注入はｐ−Ｓｉ基板１の不純物濃度及びｎウ
エル３の不純物濃度が各チャネルの第１種のトランジス
タのＶｔｈに応じて予め調整されている時は行わなくて
もよい。
【００２７】図１（ｃ） 参照
全面に厚さ数千ÅのポリＳｉ膜を成長した後，その膜を
パターニングして各トランジスタ形成領域にゲート電極
６ａ〜６ｄを形成する。
パターニングして各トランジスタ形成領域にゲート電極
６ａ〜６ｄを形成する。
【００２８】図１（ｄ） 参照
ｎウエル３内第１種のトランジスタ（Ｐチャネル）形成
領域とｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎチャ
ネル）形成領域に開口するレジストマスク７ａをを形成
し，それをマスクにしてイオン注入（Ｐ型不純物Ｂ＋
， 加速電圧２０〜３０ｋｅＶ，ドーズ量約１０１３
ｃｍ−２）を行い，ｎウエル３内第１種のトランジスタ
（Ｐチャネル）のＬＤＤ構造の低濃度ソース・ドレイン
８ａ，及びｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎ
チャネル）のソース・ドレインと逆電型の領域８ｄを形
成する。
領域とｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎチャ
ネル）形成領域に開口するレジストマスク７ａをを形成
し，それをマスクにしてイオン注入（Ｐ型不純物Ｂ＋
， 加速電圧２０〜３０ｋｅＶ，ドーズ量約１０１３
ｃｍ−２）を行い，ｎウエル３内第１種のトランジスタ
（Ｐチャネル）のＬＤＤ構造の低濃度ソース・ドレイン
８ａ，及びｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎ
チャネル）のソース・ドレインと逆電型の領域８ｄを形
成する。
【００２９】これにより，ｎウエル３内第１種のトラン
ジスタ（Ｐチャネル）のしきい値電圧を決定し，それと
同時に，ｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎチ
ャネル）のしきい値電圧も決定する。なお，図で第１の
イオン注入領域５は省略してある。
ジスタ（Ｐチャネル）のしきい値電圧を決定し，それと
同時に，ｐ−Ｓｉ基板１内第１種のトランジスタ（Ｎチ
ャネル）のしきい値電圧も決定する。なお，図で第１の
イオン注入領域５は省略してある。
【００３０】図１（ｅ） 参照
ｎウエル３内第２種のトランジスタ（Ｐチャネル）形成
領域とｐ−Ｓｉ基板１内第２種のトランジスタ（Ｎチャ
ネル）形成領域に開口するレジストマスク７ｂを形成し
，それをマスクにしてイオン注入（Ｎ型不純物Ａｓ＋
またはＰ＋ ， 加速電圧約５０ｋｅＶ，ドーズ量 １
０１３ 〜 １０１４ ｃｍ −２ ）を行い，ｐ−Ｓ
ｉ基板１内第２種のトランジスタ（Ｎチャネル）のＬＤ
Ｄ構造の低濃度ソース・ドレイン８ｃ， 及びｎウエル
３内第２種のトランジスタ（Ｐチャネル）のソース・ド
レインと逆導電型の領域８ｂを形成する。これにより，
ｎウエル３内第２種のトランジスタ（Ｐチャネル）のし
きい値電圧を決定し，それと同時に，ｐ−Ｓｉ基板１内
第２種のトランジスタ（Ｎチャネル）のしきい値電圧も
決定する。
領域とｐ−Ｓｉ基板１内第２種のトランジスタ（Ｎチャ
ネル）形成領域に開口するレジストマスク７ｂを形成し
，それをマスクにしてイオン注入（Ｎ型不純物Ａｓ＋
またはＰ＋ ， 加速電圧約５０ｋｅＶ，ドーズ量 １
０１３ 〜 １０１４ ｃｍ −２ ）を行い，ｐ−Ｓ
ｉ基板１内第２種のトランジスタ（Ｎチャネル）のＬＤ
Ｄ構造の低濃度ソース・ドレイン８ｃ， 及びｎウエル
３内第２種のトランジスタ（Ｐチャネル）のソース・ド
レインと逆導電型の領域８ｂを形成する。これにより，
ｎウエル３内第２種のトランジスタ（Ｐチャネル）のし
きい値電圧を決定し，それと同時に，ｐ−Ｓｉ基板１内
第２種のトランジスタ（Ｎチャネル）のしきい値電圧も
決定する。
【００３１】図２（ｆ） 参照
ＣＶＤ法によりＳｉＯ２ 膜を成長した後，ＲＩＥ法に
よる全面エッチングを行い，ＳｉＯ２ の側壁９を形成
する。
よる全面エッチングを行い，ＳｉＯ２ の側壁９を形成
する。
【００３２】その後，ｎウエル３上に開口するレジスト
マスク７ｃをマスクにして， ｎウエル３内トランジス
タ（Ｐチャネル）のＬＤＤ構造の高濃度領域をきめるイ
オン注入（Ｐ型不純物Ｂ＋ ， 加速電圧２０〜３０ｋ
ｅＶ，ドーズ量約 １０１５ ｃｍ −２ ）を行い，
高濃度ソース・ドレイン１０ａ， １０ｂを形成する。
マスク７ｃをマスクにして， ｎウエル３内トランジス
タ（Ｐチャネル）のＬＤＤ構造の高濃度領域をきめるイ
オン注入（Ｐ型不純物Ｂ＋ ， 加速電圧２０〜３０ｋ
ｅＶ，ドーズ量約 １０１５ ｃｍ −２ ）を行い，
高濃度ソース・ドレイン１０ａ， １０ｂを形成する。
【００３３】図２（ｇ） 参照
ｐ−Ｓｉ基板１上に開口するレジストマスク７ｄをマス
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の高濃度領域をきめるイオン注入（Ｎ
型不純物Ａｓ＋ またはＰ＋ ， 加速電圧約５０ｋｅ
Ｖ，ドーズ量約 １０１５ ｃｍ −２ ）を行い，高
濃度ソース・ドレイン１０ｃ， １０ｄを形成する。
クにして， ｐ−Ｓｉ基板１内トランジスタ（Ｎチャネ
ル）のＬＤＤ構造の高濃度領域をきめるイオン注入（Ｎ
型不純物Ａｓ＋ またはＰ＋ ， 加速電圧約５０ｋｅ
Ｖ，ドーズ量約 １０１５ ｃｍ −２ ）を行い，高
濃度ソース・ドレイン１０ｃ， １０ｄを形成する。
【００３４】図２（ｈ） 参照
全面に絶縁膜（ＰＳＧ）１１を成長した後電極窓を開孔
し，配線金属，例えば，Ａｌ膜を成長し，それをパター
ニングしてソース・ドレイン電極１２ａ 〜１２ｄ を
形成する。
し，配線金属，例えば，Ａｌ膜を成長し，それをパター
ニングしてソース・ドレイン電極１２ａ 〜１２ｄ を
形成する。
【００３５】このようにしてＮチャネル，Ｐチャネルの
各々にＶｔｈの異なる２種類のトランジスタを持つＣＭ
ＯＳが実現する。以上の実施例の工程を従来例の工程と
比べると，従来例の第２のイオン注入工程（図３（ｃ）
）が省略されている。したがって，本発明の方法を採
用することにより，従来よりも製造工程が短縮できる。
各々にＶｔｈの異なる２種類のトランジスタを持つＣＭ
ＯＳが実現する。以上の実施例の工程を従来例の工程と
比べると，従来例の第２のイオン注入工程（図３（ｃ）
）が省略されている。したがって，本発明の方法を採
用することにより，従来よりも製造工程が短縮できる。
【００３６】以上，ＮチャネルとＰチャネルの各チャネ
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
のトランジスタからなるＣＭＯＳの製造の実施例につい
て説明したが，ＮチャネルとＰチャネルの各チャネルが
，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類以上
のトランジスタからなるＣＭＯＳの製造においても，各
チャネルから２種類づつトランジスタを選んで前記の工
程を適用するようにすれば，従来よりも工程を少なくす
ることができる。
ルが，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類
のトランジスタからなるＣＭＯＳの製造の実施例につい
て説明したが，ＮチャネルとＰチャネルの各チャネルが
，異なるしきい値電圧を持つ，ＬＤＤ構造の２種類以上
のトランジスタからなるＣＭＯＳの製造においても，各
チャネルから２種類づつトランジスタを選んで前記の工
程を適用するようにすれば，従来よりも工程を少なくす
ることができる。
【００３７】さらに，本発明の方法はマスクＲＯＭのよ
うにユーザーからの設計データを入手するまで作業待ち
時間がある場合，特に有効である。即ち，本発明によれ
ば，図１（ｃ） まで予め工程を進めておき， ユーザ
ーからの設計データを入手した時点でその設計データに
応じて図１（ｄ） 以降の工程を進める。一方，従来の
方法では図３（ｂ） まで予め工程を進めておき， ユ
ーザーからの設計データを入手した時点でその設計デー
タに応じて図３（ｃ） 以降の工程を進めることになる
。
うにユーザーからの設計データを入手するまで作業待ち
時間がある場合，特に有効である。即ち，本発明によれ
ば，図１（ｃ） まで予め工程を進めておき， ユーザ
ーからの設計データを入手した時点でその設計データに
応じて図１（ｄ） 以降の工程を進める。一方，従来の
方法では図３（ｂ） まで予め工程を進めておき， ユ
ーザーからの設計データを入手した時点でその設計デー
タに応じて図３（ｃ） 以降の工程を進めることになる
。
【００３８】したがって，本発明の方法は従来の方法に
比較して図３（ｃ），（ｄ）に相当する分先行している
ことになり，従来よりも納期を短縮できる効果がある。
比較して図３（ｃ），（ｄ）に相当する分先行している
ことになり，従来よりも納期を短縮できる効果がある。
【００３９】
【発明の効果】以上説明したように，本発明によれば，
ＮチャネルとＰチャネルの各チャネルが，異なるしきい
値電圧を持つＬＤＤ構造の２種類以上のトランジスタか
らなるＣＭＯＳの製造において，従来よりも製造工程が
短縮できる。
ＮチャネルとＰチャネルの各チャネルが，異なるしきい
値電圧を持つＬＤＤ構造の２種類以上のトランジスタか
らなるＣＭＯＳの製造において，従来よりも製造工程が
短縮できる。
【００４０】本発明はマスクＲＯＭのようにユーザーか
らの設計データを入手するまで作業待ち時間がある場合
，特に有効で，従来よりも納期を短縮できる効果がある
。
らの設計データを入手するまで作業待ち時間がある場合
，特に有効で，従来よりも納期を短縮できる効果がある
。
【図１】（ａ） 〜（ｅ） は実施例を示す工程順断面
図（その１）である。
図（その１）である。
【図２】（ｆ） 〜（ｈ） は実施例を示す工程順断面
図（その２）である。
図（その２）である。
【図３】（ａ） 〜（ｅ） は従来例を示す工程順断面
図（その１）である。
図（その１）である。
【図４】（ｆ） 〜（ｉ） は従来例を示す工程順断面
図（その２）である。
図（その２）である。
１は半導体基体であってｐ−Ｓｉ基板
２はフィールド酸化膜
３は半導体基体であってｎウエル
４はゲート絶縁膜であってＳｉＯ２
５は第１のイオン注入領域
５ａは第２のイオン注入領域
６ａ〜６ｄはゲート電極
７ａ〜７ｅはマスクであってレジストマスク８ａ， ８
ｃは低濃度ソース・ドレイン８ｂ， ８ｄはソース・ド
レインと逆導電型の領域９は側壁であってＳｉＯ２ １０ａ 〜１０ｄ は高濃度ソース・ドレイン１１は絶
縁膜であってＰＳＧ
ｃは低濃度ソース・ドレイン８ｂ， ８ｄはソース・ド
レインと逆導電型の領域９は側壁であってＳｉＯ２ １０ａ 〜１０ｄ は高濃度ソース・ドレイン１１は絶
縁膜であってＰＳＧ
Claims (2)
- 【請求項１】 ＮチャネルとＰチャネルの各チャネル
が，異なるしきい値電圧を持つＬＤＤ構造の２種類のト
ランジスタからなるＣＭＯＳの製造において，ウエル（
３） の形成された半導体基体（１， ３）の各トラン
ジスタ形成領域にゲート電極（６ａ 〜６ｄ） を形成
した後，Ｎチャネル第１種のトランジスタ及びＰチャネ
ル第１種のトランジスタの形成領域に開口を持つマスク
（７ａ）を用いて一導電型不純物をイオン注入し， Ｎ
チャネル第１種のトランジスタのソース・ドレインと逆
導電型の領域（８ｄ）及びＰチャネル第１種のトランジ
スタの低濃度ソース・ドレイン（８ａ）を形成する工程
と，Ｎチャネル第２種のトランジスタ及びＰチャネル第
２種のトランジスタの形成領域に開口を持つマスク（７
ｂ）を用いて反対導電型不純物をイオン注入し， Ｎチ
ャネル第２種のトランジスタの低濃度ソース・ドレイン
（８ｃ）及びＰチャネル第２種のトランジスタのソース
・ドレインと逆導電型の領域（８ｂ）を形成する工程と
を有し， 各チャネル各種のトランジスタのしきい値電
圧を調整することを特徴とする半導体装置の製造方法。 - 【請求項２】 ＮチャネルとＰチャネルの各チャネル
が，異なるしきい値電圧を持つＬＤＤ構造の２種類以上
のトランジスタからなるＣＭＯＳの製造において，請求
項１記載の工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024313A JPH04263468A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024313A JPH04263468A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263468A true JPH04263468A (ja) | 1992-09-18 |
Family
ID=12134695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024313A Withdrawn JPH04263468A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989949A (en) * | 1996-06-29 | 1999-11-23 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a complementary metal-oxide semiconductor device |
| US6111427A (en) * | 1996-05-22 | 2000-08-29 | Nippon Telegraph And Telephone Corporation | Logic circuit having different threshold voltage transistors and its fabrication method |
| US6267479B1 (en) | 1998-08-25 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method for manufacturing the same |
| JP2016058611A (ja) * | 2014-09-11 | 2016-04-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
-
1991
- 1991-02-19 JP JP3024313A patent/JPH04263468A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111427A (en) * | 1996-05-22 | 2000-08-29 | Nippon Telegraph And Telephone Corporation | Logic circuit having different threshold voltage transistors and its fabrication method |
| US6426261B1 (en) | 1996-05-22 | 2002-07-30 | Nippon Telegraph And Telephone Corporation | Logic circuit and its fabrication method |
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| DE19727492B4 (de) * | 1996-06-29 | 2005-06-30 | Hynix Semiconductor Inc., Ichon | Verfahren zur Herstellung eines Komplementär-Metalloxid-Halbleiterbauelements |
| US6267479B1 (en) | 1998-08-25 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method for manufacturing the same |
| JP2016058611A (ja) * | 2014-09-11 | 2016-04-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
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|---|---|---|---|
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