JPH04263473A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH04263473A
JPH04263473A JP3108963A JP10896391A JPH04263473A JP H04263473 A JPH04263473 A JP H04263473A JP 3108963 A JP3108963 A JP 3108963A JP 10896391 A JP10896391 A JP 10896391A JP H04263473 A JPH04263473 A JP H04263473A
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etching
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Yukihiro Saeki
佐伯　幸弘
Teruo Uemura
輝雄 植村
Osamu Matsumoto
修 松本
Takahide Mizutani
水谷　隆英
Masayuki Yoshida
正之 吉田
Osayoshi Senda
千田　修義
Tomohisa Shigematsu
重松　朋久
Kenji Toyoda
豊田　憲二
Hiroyuki Takamura
高村　宏幸
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/106—Masks, special

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は２層の導電層、例えば
ポリシンコン層を用いてＭＯＳトランジスタの浮遊ゲー
ト及び制御ゲートを形成するようにした半導体集積回路
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の分野では、電気的にデ
ータを書き替えることができ、また、電源電圧が供給さ
れなくともデータを保持することができる素子が形成さ
れるものがある。このような素子は不揮発性記憶素子と
呼ばれ、この不揮発性記憶素子がメモリセルとして設け
られた半導体集積回路には例えば、ＥＰＲＯＭ（Ｅｒａ
ｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　
　ＲＯＭ）やＥ２ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
　　Ｅｒａｓａｂ１ｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍ
ａｂｌｅ　　ＲＯＭ）等が知られている。上記ＥＰＲＯ
Ｍ、Ｅ２ＰＲＯＭに設けられる不揮発性記憶素子では、
データを保持するための第１ポリシリコン層からなる浮
遊ゲートと、データの書き込み及び読み出し等に用いら
れる第２ポリシリコン層からなる制御ゲートとが形成さ
れるのが一般的である。
【０００３】次に上記のような不揮発性記憶素子からな
るメモリセルを製造する際の工程の一例を簡単に説明す
る。
【０００４】（１）半導体基板上の素子領域に比較的薄
いゲート酸化膜を形成し、非素子領域に比較的厚いフィ
ールド酸化膜を形成する。
【０００５】（２）第１ポリシリコン層を堆積させ、こ
のポリシリコン層を選択的にエッチングする。このエッ
チングされる領域は一般にセル・スリットと呼ばれる。
【０００６】（３）セル領域外の第１ポリシリコン層を
選択的にエッチングする。この工程は（２）のセル・ス
リッ卜のエッチング工程と同時に行われることもある。
【０００７】（４）全面を酸化し、第２ポリシリコン層
を堆積させる。
【０００８】（５）セル領域の第２ポリシリコン層、酸
化膜及び第１ポリシリコン層を選択的にエッチングする
。
【０００９】（６）セル領域外の第２ポリシリコン層を
選択的にエッチングする。
【００１０】（７）メモリセル用ＭＯＳトランジスタの
ソース・ドレインを形成するためにイオン・インプラン
テーションを行う。
【００１１】（８）コンタクト・ホールを形成する。
【００１２】（９）配線用金属層を形成する。
【００１３】このような工程により、第１ポリシリコン
層からなる浮遊ゲートと第２ポリシリコン層からなる制
御ゲートを備えた２層ポリシリコン構造のメモリセルが
多数形成される。また、各メモリセルの制御ゲートはワ
ード線を兼ねている。
【００１４】ところで、上記のような工程で製造される
多数のメモリセルでは、複数の制御ゲートを兼ねたワー
ド線にロウ・デコーダの出力を供給するため、各ワード
線の端部とロウ・デコーダの各出力ノードの位置とにそ
れぞれコンタクト・ホールを形成し、両コンタクト・ホ
ール間を金属配線等を用いて接続する必要がある。一般
にロウ・デコーダの出力ノードは拡散層であり、制御ゲ
ートは第２ポリシリコン層であるため、拡散層〜コンタ
クト・ホール〜金属配線〜コンタクト・ホール〜第２ポ
リシリコン層という信号経路が必要になる。
【００１５】この場合、第２ポリシリコン層上にコンタ
クト・ホールを開孔するに際しては次のような注意を要
する。すなわち、拡散層上のコンタクト・ホール及び第
２ポリシリコン層上のコンタクト・ホールは同時に開孔
される。ところで、フォト・エッチング・プロセスにお
いては、フォト・レジストへの焦点深度が重要になる。 もし、第２ポリシリコン層が第１ポリシリコン層上及び
その上部の酸化膜上に存在しており、その第２ポリシリ
コン層の上にコンタクト・ホールを開孔するとすれば、
拡散層と第２ポリシリコン層との位置関係から、両者に
対するコンタクト・ホールの焦点深度を同じ状態にする
ことは非常に難しい。
【００１６】図７はロウ・デコーダの出力ノード及びワ
ード線の端部付近の構造を示すパターン平面図であり、
図８の（ａ）及び（ｂ）は図７のＡ−Ａ′線に沿った異
なる構造の断面図である。図７及び図８において、６０
は半導体基板、６１はロウ・デコーダの出力ノードであ
る拡散層、６２は第１ポリシリコン層、６３は第２ポリ
シリコン層、６４は絶縁酸化膜、６５、６６はこの絶縁
酸化膜６４に開孔されたコンタクト・ホールである。
【００１７】図８（ａ）に示すように、第１ポリシリコ
ン層６２上に第２ポリシリコン層６３が残されている場
合、第２ポリシリコン層６３上のコンタクト・ホール６
６に焦点を合わせると、拡散層６１上のコンタクト・ホ
ール６５はもっと深い位置にあるために焦点がずれてし
まう。このため、両コンタクト・ホール６５、６６は同
時に形成することができず別工程で形成する必要が生じ
、製造工程が複雑になる。
【００１８】この問題を解決するため、図８（ｂ）に示
すように、第２ポリシリコン層６３の下部にある第１ポ
リシリコン層６２を予め剥離しておく方法がある。この
剥離は前記（３）の工程と同時に行われる。これにより
、第２ポリシリコン層６３上のコンタクト・ホール６６
は拡散層６１上のコンタクト・ホール６５の高さにより
近くなり、拡散層６１上のコンタクト・ホール６５と第
２ポリシリコン層６３上のコンタクト・ホール６６とを
同時に開孔することが可能になる。
【００１９】図９は上記後者の方法により形成されたＥ
ＰＲＯＭのメモリセルアレイの一部の構成を示すパター
ン平面図であり、図１０は図９のＡ−Ａ′線に沿った断
面図である。図９及び図１０において、７１はメモリセ
ルトランジスタのソースもしくはドレインとなる拡散層
、７２は第１ポリシリコン層で構成された浮遊ゲート、
７３は第２ポリシリコン層で構成され前記複数の制御ゲ
ートを兼ねたワード線、７４は第１ポリシリコン層を個
々の浮遊ゲートに分離するために設けられたセル・スリ
ット、７５は第１ポリシリコン層が予め剥離された剥離
領域、７６は図示しないビット線と各メモリセルトラン
ジスタのドレインとを接続するためのコンタクト・ホー
ルである。
【００２０】図示のように従来では、第１ポリシリコン
層の剥離領域７５を複数のワード線７３を含む大きな領
域で形成している。
【００２１】
【発明が解決しようとする課題】上記のように従来では
、第１ポリシリコン層の剥離領域を複数のワード線を含
む大きな領域で形成しているために次のような不都合が
生じる。
【００２２】図１１は前記の第１、第２ポリシリコン層
を堆積し、さらにこれらの層を選択的にエッチングして
前記浮遊ゲート及び制御ゲートを形成する際の工程を順
次示す断面図である。
【００２３】すなわち、図１１（ａ）に示すように、第
１ポリシリコン層６２が堆積される。続いて、図１１（
ｂ）に示すように、第１ポリシリコン層６２の一部が選
択的に除去され、剥離領域７５が形成される。このとき
、第１ポリシリコン層６２が剥離領域７５と接する境界
には第１ポリシリコン層６２の厚さに相当する段差が生
じる。次に図１１（ｃ）に示すように、ゲート酸化膜６
７が形成された後、全面に上記第２ポリシリコン層６３
が堆積される。このとき、第１ポリシリコン層６２の厚
さに相当する段差はそのまま保存される。続いて図１１
（ｄ）に示すように、第２ポリシリコン層６３、ゲート
酸化膜６７及び第１ポリシリコン層６２の順に選択的に
エッチンク除去される。このとき、第１ポリシリコン層
６２の側壁に存在する第２ポリシリコン層６３がエッチ
ングしきれずに残ることがある。続いて図１１（ｅ）に
示すように、メモリセルトランジスタ以外の第１ポリシ
リコン層６２が選択的に除去される。このとき、前記工
程でエッチングしきれずに残った第２ポリシリコン層６
３はそのまま残っている。
【００２４】図１２は上記図１１（ｄ）の工程が終了し
た時点の斜視図を示している。第２ポリシリコン層６３
がエッチングの際に残ってしまうと、この第２ポリシリ
コン層６３は前記図１１（ｅ）に示すようにその後も残
ることになり、この残った第２ポリシリコン層６３によ
りワード線７３どうしがショートすることになる。
【００２５】このように従来の方法によれば、第１導電
層を堆積し、その一部を剥離し、その上に第２導電層を
形成した後、第２導電層及び第１導電層を順次選択的に
除去する際に、除去すべき第２導電層の一部が残り、本
来ならば互いに分離して形成されるべき第２導電層どう
しがショートするという不都合が生じる。
【００２６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、互いに分離して形成さ
れるべき第２導電層どうしがショートする不良の発生を
防止できる半導体集積回路の製造方法を提供することで
ある。
【００２７】
【課題を解決するための手段とその作用】この発明の半
導体集積回路の製造方法は、半導体基板上に第１導電層
を堆積させる工程と、上記第１導電層を選択的にエッチ
ング除去する工程と、上記第１導電層上に第２導電層を
堆積させる工程と、上記第１導電層及び上記第２導電層
を同一のマスクを用いてエッチングし、第１導電層によ
り複数の浮遊ゲートを、上記第２導電層により複数の制
御ゲートをそれぞれ形成する工程とを具備し、上記第１
導電層を選択的にエッチング除去する工程が、上記複数
の各浮遊ゲートどうしを分離するための各セル・スリッ
ト部をエッチング除去する工程と、上記複数の各制御ゲ
ートのそれぞれ一方端部のみを含む領域をエッチング除
去する工程とを含むことを特徴とする。
【００２８】上記発明によれば、複数の各制御ゲートの
それぞれ一方端部のみを含む領域をエッチング除去する
ことにより、第２導電層のエッチングの際に第１導電層
の側壁上に第２導電層の一部が残ったとしても、他の制
御ゲートとのショートは防止される。
【００２９】また、この発明の半導体集積回路の製造方
法は、半導体基板上に第１導電層を堆積させる工程と、
上記第１導電層を選択的にエッチング除去する工程と、
上記第１導電層上に第２導電層を堆積させる工程と、上
記第１導電層及び上記第２導電層を同一のマスクを用い
てエッチングし、第１導電層により複数の浮遊ゲートを
、上記第２導電層により複数の制御ゲートをそれぞれ形
成する工程とを具備し、上記第１導電層を選択的にエッ
チング除去する工程が、上記複数の各浮遊ゲートどうし
を分離するための各セル・スリット部をエッチング除去
する第１のエッチング工程と、上記複数の各制御ゲート
の一方端部を含む領域をエッチング除去する第２のエッ
チング工程とを含み、かつ第１及び第２のエッチング工
程が互いに異なるエッチング方法で行われることを特徴
とする。
【００３０】上記発明によれば、複数の各制御ゲートの
一方端部を含む領域をエッチング除去する第２のエッチ
ング工程を等方性エッチング法により行う。これにより
、第１導電層のエッチングの際に第１導電層の断面形状
は台形となり、その後の第２導電層の選択エッチングの
際に第１導電層の側壁上に第２導電層が残らないように
エッチングすることができる。
【００３１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００３２】図１はこの発明の一実施例の方法で製造さ
れるＥＰＲ０Ｍのメモリセルアレイの一部を示すパター
ン平面図、図２は図１のＡ−Ａ′線に沿った部分の断面
構造を工程順に示す断面図であり、この実施例方法では
図３の回路図に示すようなメモリセルアレイを有するＥ
ＰＲＯＭが製造されるものである。
【００３３】すなちわ、図３において、１１，１１，…
はワード線、１２，１２，…はビット線であり、複数の
ワード線１１と複数のビット線１２の各交差位置には浮
遊ゲート及び制御ゲートからなる２層ゲート構造のＭＯ
Ｓトランジスタからなるメモリセル１３がそれそれ設け
られている。上記各メモリセル１３の制御ゲートは対応
するワード線１１に、ドレインは対応するビット線１２
にそれぞれ接続され、かつ全てのメモリセル１３のソー
スは接地電位に接続されている。
【００３４】この実施例方法ではＥＰＲＯＭが次のよう
にして製造される。まず、図２（ａ）に示すように、半
導体基板２０の素子領域に比較的薄いゲート酸化膜２１
が形成され、非素子領域に比較的厚いフィールド酸化膜
２２が形成される。続いて全面に第１ポリシリコン層２
３が堆積される。次に図２（ｂ）に示すように、上記第
１ポリシリコン層２３が選択的にエッチングされ、後述
する浮遊ゲートを個々に分離するためのセル・スリット
２４が形成される。次に図２（ｃ）に示すように、上記
第１ポリシリコン層２３が選択的にエッチングされ、後
述するワード線をロウ・デコーダの出力ノードに接続す
るために使用されるコンタクト・ホールの形成予定領域
に、第１ポリシリコン層２３の剥離領域２５が形成され
る。次に全面が酸化され酸化膜２６が形成された後、第
２ポリシリコン層２７が堆積される。
【００３５】次にセル領域の第２ポリシリコン層２７、
酸化膜２６及び第１ポリシリコン層２３が選択的にエッ
チングされ、各メモリセルトランジスタの浮遊ゲート２
８及び各メモリセルトランジスタの制御ゲートを兼ねた
ワード線１１が形成される。
【００３６】この後、メモリセルトランジスタのソース
・ドレインを形成するためにフィールド酸化膜２２及び
制御ゲート１１をマスクにイオン・インプランテーショ
ンが行なわれメモリセルトランジスタのソース・ドレイ
ン２９（図１に図示）が形成される。さらにビット線接
続用のコンタクト・ホール３０（図１に図示）の開孔、
ビット線形成用のアルミニウムの蒸着及びパターニング
によりビット線（図示せず）が形成される。
【００３７】ところで、この実施例方法では、図２（ｃ
）の工程で剥離領域２５が形成される際に、従来のよう
に複数のワード線の複数の端部を含む大きな領域で形成
されるのではなく、図１に示すように各剥離領域２５に
は１つのワード線１１の端部のみが含まれるように形成
される。このように剥離領域２５が形成されることによ
り、その後、第２ポリシリコン層２７が全面に堆積され
、この第２ポリシリコン層２７がパターニングされて複
数のワード線１１が形成される際に、第１ポリシリコン
層２３と各剥離領域２５との境界の側壁上に第２ポリシ
リコン層２７がエッチングし切れずに残ったとしても、
個々の剥離領域２５は２つのワード線１１にまたっがつ
て形成されることがないので、ワード線１１どうしがシ
ョートする不良はほとんど発生しない。
【００３８】このように上記実施例の方法によれば、ワ
ード線どうしがショートする不良の発生を著しく低減さ
せることができる。
【００３９】なお、上記実施例の方法では、セル・スリ
ット２４と第１ポリシリコン層２３の剥離領域２５とを
別の工程で形成する場合について説明したが、これは同
時に形成するようにしてもよい。
【００４０】次にこの発明をＥＰＲＯＭの製造に実施し
たこの発明の他の実施例を説明する°
【００４１】図４はこの実施例方法を工程順に示す断面
図である。まず、図４（ａ）に示すように、半導体基板
２０の素子領域に比較的薄いゲート酸化膜２１が形成さ
れ、非素子領域に比較的厚いフィールド酸化膜２２が形
成され、続いて全面に第１ポリシリコン層２３が堆積さ
れるところまでは図２の実施例方法の場合と同様である
。次にセル・スリットが形成されるが、この実施例方法
の場合には図５に示すように、セル・スリットに相当す
る位置に開孔部（斜線が施されていない部分）を有する
耐エッチングマスクを用いた異方性エッチング方法、例
えばＲＩＥ（Ｒｅａｃｔｉｖｅ　　Ｉ　　ｏｎ　　Ｅｔ
ｃｈｉｎｇ）により行われる。このエッチングにより各
セル・スリット２４は図４（ｂ）に示すようにほぼ垂直
の壁を持つ形状に形成される。
【００４２】次に剥離領域が形成されるが、この実施例
方法の場合には図６に示すように、複数のワード線の複
数の端部を含む大きな領域に開孔部（斜線が施されてい
ない部分）を有する耐エッチングマスクを用いた等方性
エッチング方法、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ　　
Ｄｒｙ　　Ｅｔｃｈｉｎｇ）により行われる。このエッ
チングにより剥離領域２５が形成されるが、第１ポリシ
リコン層２３の剥離領域２５との境界部分は台形状のテ
ーパーが付いた状態にエッチングされる。この後は前記
実施例の場合と同様に、図４（ｄ）に示すように、全面
が酸化されゲート酸化膜２６が形成され、続いて第２ポ
リシリコン層２７が堆積され、さらに図４（ｅ）に示す
ように、セル領域の第２ポリシリコン層２７、ゲート酸
化膜２６及び第１ポリシリコン層２３が選択的にエッチ
ングされ、各メモリセルトランジスタの浮遊ゲート２８
及び各メモリセルトランジスタの制御ゲートを兼ねたワ
ード線１１が形成される。
【００４３】この実施例方法によれば、図４（ｃ）の工
程で剥離領域２５が形成される際に、第１ポリシリコン
層２３の剥離領域２５との境界部分が台形状のテーパー
が付いた状態にエッチングされる。このため、第２ポリ
シリコン層２７が堆積され、さらにこの第２ポリシリコ
ン層２７を選択的にエッチング除去する際に、第１ポリ
シリコン層２３の側壁上の除去すべき第２ポリシリコン
層２７を全て除去することができる。
【００４４】すなわちこの実施例の場合には、第１ポリ
シリコン層２３と剥離領域２５との境界の側壁上に第２
ポリシリコン層２７がエッチングし切れずに残ることが
なくなり、ワード線１１どうしがショートする不良はほ
とんど発生しない。
【００４５】このように上記実施例の方法でも、ワード
線どうしがショートする不良の発生を著しく低減させる
ことができる。
【００４６】なお、この実施例では第１ポリシリコン層
２３の剥離領域２５を複数のワード線の複数の端部を含
む大きな領域で形成する場合について説明したが、上記
図２の実施例の場合と同様に個々のワード線毎に分離し
て形成するようにしてもよい。
【００４７】
【発明の効果】以上説明したようにこの発明によれば、
互いに分離して形成されるべき第２導電層どうしがショ
ートする不良の発生が防止できる半導体集積回路の製造
方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の方法で製造されるＥＰＲ
ＯＭのメモリセルアレイの一部を示すパターン平面図。
【図２】図１のＡ−Ａ′線に沿った部分の断面構造を工
程順に示す断面図。
【図３】上記実施例方法で製造されるＥＰＲＯＭのメモ
リセルアレイの回路図。
【図４】この発明の他の実施例の方法を工程順に示す断
面図。
【図５】上記他の実施例の方法で使用されるマスクを示
す図。
【図６】上記他の実施例の方法で使用されるマスクを示
す図。
【図７】ロウ・デコーダの出力ノード及びワード線の端
部付近の構造を示すパターン平面図。
【図８】図７のＡ−Ａ′線に沿った断面図。
【図９】従来方法で形成されたＥＰＲＯＭのメモリセル
アレイの一部の構成を示すパターン平面図。
【図１０】図９のＡ−Ａ′線に沿った断面図。
【図１１】従来方法の工程を順次示す断面図。
【図１２】図１１のある工程が終了した時点の斜視図。
【符号の説明】
１１…ワード線、１２…ビット線、１３…メモリセル、
２０…半導体基板、２１…ゲート酸化膜、２２…フィー
ルド酸化膜、２３…第１ポリシリコン層、２４…セル・
スリット、２５…剥離領域、２６…酸化膜、２７…第２
ポリシリコン層、２８…浮遊ゲート、２９…ソース・ド
レイン、３０…コンタクト・ホール。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板上に第１導電層を堆積させ
    る工程と、上記第１導電層を選択的にエッチング除去す
    る工程と、上記第１導電層上に第２導電層を堆積させる
    工程と、上記第１導電層及び上記第２導電層を同一のマ
    スクを用いてエッチングし、第１導電層により複数の浮
    遊ゲートを、上記第２導電層により複数の制御ゲートを
    それぞれ形成する工程とを具備し、上記第１導電層を選
    択的にエッチング除去する工程が、上記複数の各浮遊ゲ
    ートどうしを分離するための各セル・スリット部をエッ
    チング除去する第１のエッチング工程と、上記複数の各
    制御ゲートのそれぞれ一方端部のみを含む領域をエッチ
    ング除去する第２のエッチング工程とを含むことを特徴
    とする半導体集積回路の製造方法。
  2. 【請求項２】　　前記第１、第２のエッチング工程が同
    時に行われることを特徴とする請求項１に記載の半導体
    集積回路の製造方法。
  3. 【請求項３】　　前記各制御ゲートのそれぞれ一方端部
    のみを含む領域はコンタクト領域の一部もしくは全部を
    含むことを特徴とする請求項１に記載の半導体集積回路
    の製造方法。
  4. 【請求項４】　　半導体基板上に第１導電層を堆積させ
    る工程と、上記第１導電層を選択的にエッチング除去す
    る工程と、上記第１導電層上に第２導電層を堆積させる
    工程と、上記第１導電層及び上記第２導電層を同一のマ
    スクを用いてエッチングし、第１導電層により複数の浮
    遊ゲートを、上記第２導電層により複数の制御ゲートを
    それぞれ形成する工程とを具備し、上記第１導電層を選
    択的にエッチング除去する工程が、上記複数の各浮遊ゲ
    ートどうしを分離するための各セル・スリッ卜部をエッ
    チング除去する第１のエッチング工程と、上記複数の各
    制御ゲートの一方端部を含む領域をエッチング除去する
    第２のエッチング工程とを含み、かつ第１及び第２のエ
    ッチング工程が互いに異なるエッチング方法で行われる
    ことを特徴とする半導体集積回路の製造方法。
  5. 【請求項５】　　前記第１のエッチング工程が異方性エ
    ッチング方法で行われ、前記第２のエッチング工程が等
    方性エッチング方法で行われることを特徴とする請求項
    ４に記載の半導体集積回路の製造方法。
  6. 【請求項６】　　前記各制御ゲートのそれぞれ一方端部
    のみを含む領域はコンタクト領域の一部もしくは全部を
    含むことを特徴とする請求項４に記載の半導体集積回路
    の製造方法。
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