JPH04264626A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH04264626A JPH04264626A JP3266016A JP26601691A JPH04264626A JP H04264626 A JPH04264626 A JP H04264626A JP 3266016 A JP3266016 A JP 3266016A JP 26601691 A JP26601691 A JP 26601691A JP H04264626 A JPH04264626 A JP H04264626A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/182—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits based on mutual exchange of the output between redundant processing components
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
- Error Detection And Correction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は、１コード語（ｃｏｄｅ ｗｏｒ
ｄ ）の少なくとも２つの記号（ｓｙｍｂｏｌ）に対し
て単一記号誤り訂正可能性（ｓｉｎｇｌｅ−ｓｙｍｂｏ
ｌ ｅｒｒｏｒ ｃｏｒｒｅｃｔａｂｉｌｉｔｙ）と複
数誤り修正可能性（ｐｌｕｒａｌ ｅｒｒｏｒ ｍｅｎ
ｄａｂｉｌｉｔｙ）の双方を共存的に有する１００ ％
冗長４記号コード語コード（１００ ％ ｒｅｄｕｎｄ
ａｎｃｙ ｆｏｕｒ−ｓｙｍｂｏｌ ｃｏｄｅ−ｗｏｒ
ｄ ｃｏｄｅ）に基づくデータ処理系に関連し、上記の
系が、ａ．コード語を受信する入力を有し、かつそれか
ら２記号データ語を導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう上記
のデータ語を処理するために上記のデコーダ段によりフ
ィードされたプロセッサ段、 ｃ．上記のデータ語の各選択の意図的に同一なバージョ
ンを受信し、かつ異なる各コード記号を各エンコーダモ
ジュールに対して符号化する多重エンコーダモジュール
を有する符号化段、 ｄ．関連コード語のすべてのコード記号をひとまとめに
読み書きする上記のメモリアドレスの制御の下で上記の
エンコーダモジュールの各々１つによりそれぞれフィー
ドされた多重メモリモジュールを有するメモリ段、ｅ．
上記のデコーダ段に読み取られた任意のコード語を逆結
合する（ｒｅｔｒｏ−ｃｏｕｐｌｉｎｇ）ために上記の
メモリモジュールによりフィードされたフィードバック
手段、を有している。
ｄ ）の少なくとも２つの記号（ｓｙｍｂｏｌ）に対し
て単一記号誤り訂正可能性（ｓｉｎｇｌｅ−ｓｙｍｂｏ
ｌ ｅｒｒｏｒ ｃｏｒｒｅｃｔａｂｉｌｉｔｙ）と複
数誤り修正可能性（ｐｌｕｒａｌ ｅｒｒｏｒ ｍｅｎ
ｄａｂｉｌｉｔｙ）の双方を共存的に有する１００ ％
冗長４記号コード語コード（１００ ％ ｒｅｄｕｎｄ
ａｎｃｙ ｆｏｕｒ−ｓｙｍｂｏｌ ｃｏｄｅ−ｗｏｒ
ｄ ｃｏｄｅ）に基づくデータ処理系に関連し、上記の
系が、ａ．コード語を受信する入力を有し、かつそれか
ら２記号データ語を導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう上記
のデータ語を処理するために上記のデコーダ段によりフ
ィードされたプロセッサ段、 ｃ．上記のデータ語の各選択の意図的に同一なバージョ
ンを受信し、かつ異なる各コード記号を各エンコーダモ
ジュールに対して符号化する多重エンコーダモジュール
を有する符号化段、 ｄ．関連コード語のすべてのコード記号をひとまとめに
読み書きする上記のメモリアドレスの制御の下で上記の
エンコーダモジュールの各々１つによりそれぞれフィー
ドされた多重メモリモジュールを有するメモリ段、ｅ．
上記のデコーダ段に読み取られた任意のコード語を逆結
合する（ｒｅｔｒｏ−ｃｏｕｐｌｉｎｇ）ために上記の
メモリモジュールによりフィードされたフィードバック
手段、を有している。
【０００２】
【背景技術】米国特許第４５１２０２０ 号（特願昭第
５７−１６４，８１３号：データ処理装置及びマルチプ
ロセッサ計算機システム） 、特にその第２４図はすべ
ての系を不動作にすることなく１つのモジュールが完全
に故障することを許容する４モジュール系を記述してい
る。コード語の記号は４ビットに関して一様な長さの複
数ビットを有している。 訂正可能なことは任意の擾乱が定量的に決定でき、かつ
それに基づいて復元されることを意味している。そこで
、「どこで（ｗｈｅｒｅ ）」擾乱が起こり、擾乱が「
何（ｗｈａｔ）」であるかの双方の質問が回答される。 単一ビットのレベルでは、これらの２つの表現は同一で
ある。 複数ビットのレベルでは、擾乱された記号の指示は訂正
を実現する第１ステップだけである。他方では、修正可
能なこと（ｍｅｎｄａｂｌｅ）は誤りの効果が取るに足
らない（ｉｎｃｏｎｓｅｑｕｅｎｔｉａｌ ）ものとで
きることと理解されている。完全な訂正に加えて、これ
は１つ以上の特定の記号が無効あるいは「消去された（
ｅｒａｓｅｄ）」と宣言する可能性を含み、従ってそれ
らはコード語のデータ内容の検索に何の関係も有さない
であろう。もちろん、そのような消去はコード語の残り
を別の擾乱に対してあまり丈夫（ｒｏｂｕｓｔ）にしな
い。高いレベルでは、修正可能性はコード固有のレベル
に依存して誤りの検出のみが制限されよう。すると、効
果的に取られた手段はソフトエラーを当然不可視にでき
る動作の繰り返しであり、バックグラウンドメモリのよ
うな高レベルオーソリテイによることであり、あるいは
遭遇した不確実性として保護することである。
５７−１６４，８１３号：データ処理装置及びマルチプ
ロセッサ計算機システム） 、特にその第２４図はすべ
ての系を不動作にすることなく１つのモジュールが完全
に故障することを許容する４モジュール系を記述してい
る。コード語の記号は４ビットに関して一様な長さの複
数ビットを有している。 訂正可能なことは任意の擾乱が定量的に決定でき、かつ
それに基づいて復元されることを意味している。そこで
、「どこで（ｗｈｅｒｅ ）」擾乱が起こり、擾乱が「
何（ｗｈａｔ）」であるかの双方の質問が回答される。 単一ビットのレベルでは、これらの２つの表現は同一で
ある。 複数ビットのレベルでは、擾乱された記号の指示は訂正
を実現する第１ステップだけである。他方では、修正可
能なこと（ｍｅｎｄａｂｌｅ）は誤りの効果が取るに足
らない（ｉｎｃｏｎｓｅｑｕｅｎｔｉａｌ ）ものとで
きることと理解されている。完全な訂正に加えて、これ
は１つ以上の特定の記号が無効あるいは「消去された（
ｅｒａｓｅｄ）」と宣言する可能性を含み、従ってそれ
らはコード語のデータ内容の検索に何の関係も有さない
であろう。もちろん、そのような消去はコード語の残り
を別の擾乱に対してあまり丈夫（ｒｏｂｕｓｔ）にしな
い。高いレベルでは、修正可能性はコード固有のレベル
に依存して誤りの検出のみが制限されよう。すると、効
果的に取られた手段はソフトエラーを当然不可視にでき
る動作の繰り返しであり、バックグラウンドメモリのよ
うな高レベルオーソリテイによることであり、あるいは
遭遇した不確実性として保護することである。
【０００３】
【発明の開示】上に参照された（４，２）コードは通常
４モジュール系にマップされ、従って任意の記号誤りは
モジュール誤りに対応するかその逆である。電話交換制
御のような保全系（ｓｅｃｕｒｅ ｓｙｓｔｅｍ ）に
使用するのにハードウエアが魅力的となる。さて、とり
わけ本発明の目的は上の（４，２）系および同様な系に
対して工夫されたモジュラーハードウエアを使用するこ
とであり、拡張系あるいはさらに制限された構成のいず
れかでモジュールと記号の間の直接の対応がしばらく断
念されるが、優れたコスト対効率性の実現がなお生じる
別の構成を工夫することである。標準ハードウエアを使
用する追加の利点は、開発費用がそのようなハードウエ
アの多数の複製（ｃｏｐｙ）の間に分割され、それによ
り全体の値段を効果的に低くすることであろう。
４モジュール系にマップされ、従って任意の記号誤りは
モジュール誤りに対応するかその逆である。電話交換制
御のような保全系（ｓｅｃｕｒｅ ｓｙｓｔｅｍ ）に
使用するのにハードウエアが魅力的となる。さて、とり
わけ本発明の目的は上の（４，２）系および同様な系に
対して工夫されたモジュラーハードウエアを使用するこ
とであり、拡張系あるいはさらに制限された構成のいず
れかでモジュールと記号の間の直接の対応がしばらく断
念されるが、優れたコスト対効率性の実現がなお生じる
別の構成を工夫することである。標準ハードウエアを使
用する追加の利点は、開発費用がそのようなハードウエ
アの多数の複製（ｃｏｐｙ）の間に分割され、それによ
り全体の値段を効果的に低くすることであろう。
【０００４】その１つの態様によると、本発明は冒頭の
記事によるデータ処理系を与え、かつ上記のデータ処理
系が少なくとも１つのデータ処理ユニットを具え、ここ
で上記のユニットが１以上であるが４より少ない異なる
能動エンコーダモジュールを有し、データ処理ユニット
で展開されたデータ語バージョンの各分離記号（ｄｉｓ
ｊｕｎｃｔ ｓｙｍｂｏｌ ）を蓄積するデータ処理ユ
ニットの各メモリモジュールで、上記の単一バージョン
をひとまとめに処理するそのローカルプロセッサモジュ
ールにより並列にフィードされることを特徴としている
。
記事によるデータ処理系を与え、かつ上記のデータ処理
系が少なくとも１つのデータ処理ユニットを具え、ここ
で上記のユニットが１以上であるが４より少ない異なる
能動エンコーダモジュールを有し、データ処理ユニット
で展開されたデータ語バージョンの各分離記号（ｄｉｓ
ｊｕｎｃｔ ｓｙｍｂｏｌ ）を蓄積するデータ処理ユ
ニットの各メモリモジュールで、上記の単一バージョン
をひとまとめに処理するそのローカルプロセッサモジュ
ールにより並列にフィードされることを特徴としている
。
【０００５】単一データ処理モジュールの故障あるいは
機能不全（ｍａｌｆｕｎｃｔｉｏｎ ）は現状の技術に
よるよりも重大な効果を有するであろう。他方では、コ
ード記号レベルについての機能不全に対する本発明の丈
夫さは現状の技術と比較され、一方、後で説明されるよ
うに評価できる構成柔軟性を提供する。
機能不全（ｍａｌｆｕｎｃｔｉｏｎ ）は現状の技術に
よるよりも重大な効果を有するであろう。他方では、コ
ード記号レベルについての機能不全に対する本発明の丈
夫さは現状の技術と比較され、一方、後で説明されるよ
うに評価できる構成柔軟性を提供する。
【０００６】さて、上では（ｎ，ｋ）＝（４，２）コー
ドを処理しているが、同様な考察が特に（６，４）、（
８，４）および（８，５）コードに制限されない別のコ
ードに適用される。語毎の記号の大きな数のため、これ
らのコードはより大きな程度の保護かあるいはより高い
能率（＝低い部分冗長度（ｌｏｗｅｒ ｆｒａｃｔｉｏ
ｎａｌ ｒｅｄｕｎｄａｎｃｙ））を有するか、ある
いはもっと短い記号（データビットを大きな数の個別記
号の間に分割する）もしくはその有利な混合を許容する
かのいずれかであり、それらは当業者が既に認識してい
るようなものである。それにもかかわらず、（４，２）
コードに関する同じ利点は実現されよう。当業者はｎ，
ｋの最大値が記号のビット長に依存するものと認識しよ
う。
ドを処理しているが、同様な考察が特に（６，４）、（
８，４）および（８，５）コードに制限されない別のコ
ードに適用される。語毎の記号の大きな数のため、これ
らのコードはより大きな程度の保護かあるいはより高い
能率（＝低い部分冗長度（ｌｏｗｅｒ ｆｒａｃｔｉｏ
ｎａｌ ｒｅｄｕｎｄａｎｃｙ））を有するか、ある
いはもっと短い記号（データビットを大きな数の個別記
号の間に分割する）もしくはその有利な混合を許容する
かのいずれかであり、それらは当業者が既に認識してい
るようなものである。それにもかかわらず、（４，２）
コードに関する同じ利点は実現されよう。当業者はｎ，
ｋの最大値が記号のビット長に依存するものと認識しよ
う。
【０００７】従って、本発明の広い態様に従うと、コー
ド語毎にｋ記号情報内容でｎ記号コード語を有するコー
ドに基づくデータ処理系であって、ここでｎ−ｋ≧２お
よびｋ≧２であり、かつ１コード語の少なくとも２記号
に対して少なくとも単一記号誤り訂正可能性と複数誤り
修正可能性を共存的に有し、上記の系が、ａ．コード語
を受信する入力を有し、かつそれからｋ記号データ語を
導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう受信
された任意の語を処理するために上記のデコーダ段によ
りフィードされたプロセッサ段、 ｃ．上記の別のデータ語の各選択の意図的に同一なバー
ジョンを受信し、かつ関連コード語の異なる各コード記
号を各エンコーダモジュールに対して符号化する多重エ
ンコーダモジュールを有する符号化段、ｄ．上記の関連
コード語のすべてのコード語をひとまとめに読み書きす
る上記のメモリアドレスの関連する１つの制御の下で上
記のエンコーダモジュールの各々１つによりそれぞれフ
ィードされた多重メモリモジュールを有するメモリ段、 ｅ．上記のデコーダ段に読み取られた任意のコード語を
逆結合するために上記のメモリモジュールによりフィー
ドされたフィードバック手段、を有する系において、上
記のデータ処理系が少なくとも２つのデータ処理ユニッ
トを具え、ここで上記の任意のユニットが１以上である
がｎより少ない異なるエンコーダモジュールを有し、デ
ータ処理ユニットで展開されたデータ語バージョンの各
分離記号を蓄積するデータ処理ユニットの各メモリモジ
ュールで、上記の単一バージョンをひとまとめに処理す
るそのローカルプロセッサモジュールにより並列にフィ
ードされることを特徴としている。
ド語毎にｋ記号情報内容でｎ記号コード語を有するコー
ドに基づくデータ処理系であって、ここでｎ−ｋ≧２お
よびｋ≧２であり、かつ１コード語の少なくとも２記号
に対して少なくとも単一記号誤り訂正可能性と複数誤り
修正可能性を共存的に有し、上記の系が、ａ．コード語
を受信する入力を有し、かつそれからｋ記号データ語を
導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう受信
された任意の語を処理するために上記のデコーダ段によ
りフィードされたプロセッサ段、 ｃ．上記の別のデータ語の各選択の意図的に同一なバー
ジョンを受信し、かつ関連コード語の異なる各コード記
号を各エンコーダモジュールに対して符号化する多重エ
ンコーダモジュールを有する符号化段、ｄ．上記の関連
コード語のすべてのコード語をひとまとめに読み書きす
る上記のメモリアドレスの関連する１つの制御の下で上
記のエンコーダモジュールの各々１つによりそれぞれフ
ィードされた多重メモリモジュールを有するメモリ段、 ｅ．上記のデコーダ段に読み取られた任意のコード語を
逆結合するために上記のメモリモジュールによりフィー
ドされたフィードバック手段、を有する系において、上
記のデータ処理系が少なくとも２つのデータ処理ユニッ
トを具え、ここで上記の任意のユニットが１以上である
がｎより少ない異なるエンコーダモジュールを有し、デ
ータ処理ユニットで展開されたデータ語バージョンの各
分離記号を蓄積するデータ処理ユニットの各メモリモジ
ュールで、上記の単一バージョンをひとまとめに処理す
るそのローカルプロセッサモジュールにより並列にフィ
ードされることを特徴としている。
【０００８】多重エンコーダモジュール自体が米国特許
第４６３３４７２ 号（特願昭５８−１９５，３９９号
：マルチプロセッサ計算機装置及びそこで使用される計
算機モジュール）に記述されている。最初に引用された
技術による標準（４，２）系において、各ユニットは標
準ローカルメモリモジュールの引き続く蓄積のため局部
的に生成されたデータ語からコード記号を発生する標準
エンコーダモジュールを有している。さらに、特にＩ／
Ｏの目的で、第２エンコーダモジュールと相補デコーダ
モジュールを備える第２メモリモジュールが存在する。 しかし、そのように符号化された記号は第２メモリモジ
ュールに蓄積するために使用され、かつひとまとめに復
号するために第１メモリモジュールから読み出されたコ
ード記号と組み合わせて使用されない。そこで、この特
定な参照はデータ語レベルで相互に同期して動作する２
つのエンコーダモジュールを有している。本発明による
と、複数のエンコーダモジュールは各代案の機能性（ｆ
ｕｎｃｔｉｏｎａｌｉｔｙ ）の代案の可能性を表して
いないが、しかし単位データ語内容（ｕｎｉｔａｒｙ
ｄａｔａ ｗｏｒｄ ｃｏｎｔｅｎｔ ）に基づいて機
能し、すなわち、理論的にあるいは意図的に同一である
べき単一データ語あるいは２（あるいはそれ以上の）デ
ータ語のいずれかに基づいて機能する。（４，２）コー
ドを使用する場合、少なくともデータ処理ユニットのレ
ベルで、誤り修正能力は完全（４，２）系の能力よりも
劣っている。
第４６３３４７２ 号（特願昭５８−１９５，３９９号
：マルチプロセッサ計算機装置及びそこで使用される計
算機モジュール）に記述されている。最初に引用された
技術による標準（４，２）系において、各ユニットは標
準ローカルメモリモジュールの引き続く蓄積のため局部
的に生成されたデータ語からコード記号を発生する標準
エンコーダモジュールを有している。さらに、特にＩ／
Ｏの目的で、第２エンコーダモジュールと相補デコーダ
モジュールを備える第２メモリモジュールが存在する。 しかし、そのように符号化された記号は第２メモリモジ
ュールに蓄積するために使用され、かつひとまとめに復
号するために第１メモリモジュールから読み出されたコ
ード記号と組み合わせて使用されない。そこで、この特
定な参照はデータ語レベルで相互に同期して動作する２
つのエンコーダモジュールを有している。本発明による
と、複数のエンコーダモジュールは各代案の機能性（ｆ
ｕｎｃｔｉｏｎａｌｉｔｙ ）の代案の可能性を表して
いないが、しかし単位データ語内容（ｕｎｉｔａｒｙ
ｄａｔａ ｗｏｒｄ ｃｏｎｔｅｎｔ ）に基づいて機
能し、すなわち、理論的にあるいは意図的に同一である
べき単一データ語あるいは２（あるいはそれ以上の）デ
ータ語のいずれかに基づいて機能する。（４，２）コー
ドを使用する場合、少なくともデータ処理ユニットのレ
ベルで、誤り修正能力は完全（４，２）系の能力よりも
劣っている。
【０００９】本発明の別の態様によると、少なくとも（
１２，８，３）ハミングコードの誤り保護能力（ｅｒｒ
ｏｒ ｐｒｏｔｅｃｔｉｏｎ ｃａｐａｂｉｌｉｔｙ
）に少なくとも等しい誤り保護能力で５０％冗長コード
語を蓄積する３つの異なるエンコーダモジュールを有す
る単一処理ユニットを持つデータ処理系が備えられてい
る。今後説明するように、柔軟な修正可能性は同じ冗長
性を有する（１２，８，３）ハミングコードに対してこ
のようなやり方で実質的に改善される。
１２，８，３）ハミングコードの誤り保護能力（ｅｒｒ
ｏｒ ｐｒｏｔｅｃｔｉｏｎ ｃａｐａｂｉｌｉｔｙ
）に少なくとも等しい誤り保護能力で５０％冗長コード
語を蓄積する３つの異なるエンコーダモジュールを有す
る単一処理ユニットを持つデータ処理系が備えられてい
る。今後説明するように、柔軟な修正可能性は同じ冗長
性を有する（１２，８，３）ハミングコードに対してこ
のようなやり方で実質的に改善される。
【００１０】本発明のなお別の態様によると、任意の２
ビット誤りパターンを訂正可能にし、第１消去記号（ｆ
ｉｒｓｔ ｅｒａｓｅｄ ｓｙｍｂｏｌ ）の存在の下
で第２記号誤りの任意の誤りを検出可能にし、あるいは
代案としてそのような第２記号の任意の単一ビット誤り
を訂正可能にし、かつ任意の２つのコード記号から関連
データ語を検索可能にする１００ ％冗長コード語を蓄
積するような上記の系を有する関連メモリモジュールを
各々フィードする２つの独自（ｕｎｉｑｕｅ）エンコー
ダーモジュールをそれぞれ有する２つの単一処理ユニッ
トを持つデータ処理系が備えられている。このようなや
り方で、記号レベルに基づいて、（４，２）系と同じ保
護が生成され、ユニットレベルでは、保護は少なく、そ
れはプロセッサコストの低減により軽減される。
ビット誤りパターンを訂正可能にし、第１消去記号（ｆ
ｉｒｓｔ ｅｒａｓｅｄ ｓｙｍｂｏｌ ）の存在の下
で第２記号誤りの任意の誤りを検出可能にし、あるいは
代案としてそのような第２記号の任意の単一ビット誤り
を訂正可能にし、かつ任意の２つのコード記号から関連
データ語を検索可能にする１００ ％冗長コード語を蓄
積するような上記の系を有する関連メモリモジュールを
各々フィードする２つの独自（ｕｎｉｑｕｅ）エンコー
ダーモジュールをそれぞれ有する２つの単一処理ユニッ
トを持つデータ処理系が備えられている。このようなや
り方で、記号レベルに基づいて、（４，２）系と同じ保
護が生成され、ユニットレベルでは、保護は少なく、そ
れはプロセッサコストの低減により軽減される。
【００１１】本発明のなお別の態様によると、各々が奇
数処理ユニットの間あるいは偶数処理ユニットの間で独
自な２つのエンコーダモジュールをそれぞれ有し、各々
が上記の１００ ％冗長コード語の２つの並列バージョ
ンを蓄積する上記の系に関連メモリモジュールをフィー
ドし、そのようなコード語の各々が上記の処理ユニット
の各々１つから各１コード記号を導出し、かつ上記の任
意の処理ユニットに逆フィード可能（ｂａｃｋｆｅｅｄ
ａｂｌｅ）であり、従って単一ユニットの不能（ｄｉｓ
ａｂｉｌｉｔｙ）に基づいて任意のコード語が集合メモ
リモジュールに欠陥無しに（ｆｌａｗｌｅｓｓｌｙ）蓄
積される４つの処理ユニットを持つデータ処理系が備え
られている。このようなやり方で、４重系（ｆｏｕｒｆ
ｏｌｄ ｓｙｓｔｅｍ ）が実現され、さらに類似（ｑ
ｕａｓｉ ）４重（４，２）系に対して広く改善された
誤り保護特性を有している。
数処理ユニットの間あるいは偶数処理ユニットの間で独
自な２つのエンコーダモジュールをそれぞれ有し、各々
が上記の１００ ％冗長コード語の２つの並列バージョ
ンを蓄積する上記の系に関連メモリモジュールをフィー
ドし、そのようなコード語の各々が上記の処理ユニット
の各々１つから各１コード記号を導出し、かつ上記の任
意の処理ユニットに逆フィード可能（ｂａｃｋｆｅｅｄ
ａｂｌｅ）であり、従って単一ユニットの不能（ｄｉｓ
ａｂｉｌｉｔｙ）に基づいて任意のコード語が集合メモ
リモジュールに欠陥無しに（ｆｌａｗｌｅｓｓｌｙ）蓄
積される４つの処理ユニットを持つデータ処理系が備え
られている。このようなやり方で、４重系（ｆｏｕｒｆ
ｏｌｄ ｓｙｓｔｅｍ ）が実現され、さらに類似（ｑ
ｕａｓｉ ）４重（４，２）系に対して広く改善された
誤り保護特性を有している。
【００１２】本発明のなお別の態様によると、上記のデ
ータ処理系がそれぞれ１つの独自エンコーダモジュール
を有する３つのデータ処理ユニットを具え、５０％エミ
ュレートされたデータ語バージョンに基づいて３つのコ
ード記号をひとまとめに生成するそのローカルプロセッ
サにより並列にフィードされ、任意の処理ユニットが並
列に３つのコード記号を受信するデコーダモジュールを
有し、一方ではまたダミーコード語記号を受信し、かつ
ダミーデータ語記号を出力するシステムを備える（４，
２）系が適用されている。ダミー記号の使用を通して、
このようなやり方で基本（ｅｌｅｍｅｎｔａｒｙ）（３
，１）系が（４，２）標準系と同じハードウエアに基づ
いて実現され、それは容易に考えられる最良の（３，１
）系とほぼ同じ良好な誤り保護能力を持っている。
ータ処理系がそれぞれ１つの独自エンコーダモジュール
を有する３つのデータ処理ユニットを具え、５０％エミ
ュレートされたデータ語バージョンに基づいて３つのコ
ード記号をひとまとめに生成するそのローカルプロセッ
サにより並列にフィードされ、任意の処理ユニットが並
列に３つのコード記号を受信するデコーダモジュールを
有し、一方ではまたダミーコード語記号を受信し、かつ
ダミーデータ語記号を出力するシステムを備える（４，
２）系が適用されている。ダミー記号の使用を通して、
このようなやり方で基本（ｅｌｅｍｅｎｔａｒｙ）（３
，１）系が（４，２）標準系と同じハードウエアに基づ
いて実現され、それは容易に考えられる最良の（３，１
）系とほぼ同じ良好な誤り保護能力を持っている。
【００１３】（４，２）系に基づいて見いだされたここ
に記述された種々の表現に加えて、類似のバージョンが
ｎ−ｋ≧２，ｋ＞２あるいはｎ＞４を有する他の（ｎ，
ｋ）系に対して構築でき、かつ（リード・ソロモンコー
ドのような）直接記号訂正可能性に加えて、他の拡張さ
れた誤り訂正能力がビット非記号レベル（ｂｉｔ−ｎｏ
ｎ−ｓｙｍｂｏｌ ｌｅｖｅｌ）の追加の誤り保護によ
り構築できる。効果的に、この追加の誤り保護は、ビッ
トで計数された実際の記号長に使用できる数に対して記
号数（ｓｙｍｂｏｌ ｎｕｍｂｅｒ ）が相対的に小さ
いことで実現可能である。例えば（６，４）コードは５
つのエンコーダモジュールを有する１ユニットとして使
用できるか、あるいは各々が２つのエンコーダモジュー
ルを有する３ユニットとして使用できるか、あるいは各
々が２つのエンコーダモジュールを有する６ユニットと
して使用できるかである。（８，４）コードは６あるい
は７エンコーダモジュールを有する１ユニットか、ある
いは各々が４エンコーダモジュールを有する２ユニット
か、あるいは各々が２エンコーダモジュールを有する４
ユニットとして使用できる。図５と比較することにより
、（６，４）コードは各々が１エンコーダモジュールと
３ダミー記号を持つ５ユニットを有することができる。 （８，４）コードは各々が１エンコーダモジュールと３
ダミー記号を持つ７ユニットを有することができる。他
の多くの実現は（ｎ，ｋ）系技術の作業者に明らかとな
ろう。一般に、（ｎ，ｋ）コードは種々の（ｍ，Ｉ）系
の構築に使用でき、ここでＩ≦ｍ≦ｎおよび１≦Ｉ≦ｋ
である。
に記述された種々の表現に加えて、類似のバージョンが
ｎ−ｋ≧２，ｋ＞２あるいはｎ＞４を有する他の（ｎ，
ｋ）系に対して構築でき、かつ（リード・ソロモンコー
ドのような）直接記号訂正可能性に加えて、他の拡張さ
れた誤り訂正能力がビット非記号レベル（ｂｉｔ−ｎｏ
ｎ−ｓｙｍｂｏｌ ｌｅｖｅｌ）の追加の誤り保護によ
り構築できる。効果的に、この追加の誤り保護は、ビッ
トで計数された実際の記号長に使用できる数に対して記
号数（ｓｙｍｂｏｌ ｎｕｍｂｅｒ ）が相対的に小さ
いことで実現可能である。例えば（６，４）コードは５
つのエンコーダモジュールを有する１ユニットとして使
用できるか、あるいは各々が２つのエンコーダモジュー
ルを有する３ユニットとして使用できるか、あるいは各
々が２つのエンコーダモジュールを有する６ユニットと
して使用できるかである。（８，４）コードは６あるい
は７エンコーダモジュールを有する１ユニットか、ある
いは各々が４エンコーダモジュールを有する２ユニット
か、あるいは各々が２エンコーダモジュールを有する４
ユニットとして使用できる。図５と比較することにより
、（６，４）コードは各々が１エンコーダモジュールと
３ダミー記号を持つ５ユニットを有することができる。 （８，４）コードは各々が１エンコーダモジュールと３
ダミー記号を持つ７ユニットを有することができる。他
の多くの実現は（ｎ，ｋ）系技術の作業者に明らかとな
ろう。一般に、（ｎ，ｋ）コードは種々の（ｍ，Ｉ）系
の構築に使用でき、ここでＩ≦ｍ≦ｎおよび１≦Ｉ≦ｋ
である。
【００１４】本発明を種々の好ましい実施例を示す添付
図面により今後詳細に説明する。
図面により今後詳細に説明する。
【００１５】
【実施例】コンピュータ系において、誤り訂正コードが
しばしば信頼性の改善に使用されている。一例はメモリ
から受信されたデータの単一ビット誤りを訂正するため
のハミングコードの使用である。
しばしば信頼性の改善に使用されている。一例はメモリ
から受信されたデータの単一ビット誤りを訂正するため
のハミングコードの使用である。
【００１６】しかし、一般的アプローチは（ｎ，ｋ）概
念コンピュータ（（ｎ，ｋ）−ｃｏｎｃｅｐｔ ｃｏｍ
ｐｕｔｅｒ）である。このアプローチはプロセッサ冗長
性とメモリ冗長性の間の比を選ぶ機会を与える。これは
信頼性対コストがｎとｋの適当な値の選択により最適化
できることを意味している。
念コンピュータ（（ｎ，ｋ）−ｃｏｎｃｅｐｔ ｃｏｍ
ｐｕｔｅｒ）である。このアプローチはプロセッサ冗長
性とメモリ冗長性の間の比を選ぶ機会を与える。これは
信頼性対コストがｎとｋの適当な値の選択により最適化
できることを意味している。
【００１７】例えば、もし値ｎ＝３とｋ＝１が選ばれる
なら、ＴＭＲ （Ｔｈｒｅｅ Ｍｏｄｕｌｅ Ｒｅｄ
ｕｎｄａｎｃｙ：３モジュール冗長性）系が得られる。 この場合、すべてのハードウエアは３重化（ｔｒｉｐｌ
ｅ）される。もし値ｎ＝４とｋ＝２が選ばれるなら、（
４，２）概念系が得られる。この場合、プロセッサ論理
は４重化され、かつメモリは単に２重化されるのみであ
る。系の最も高価な部分はしばしばメモリである。従っ
て（４，２）概念コンピュータのコストは（３，１）概
念コンピュータのコストより低くできる。
なら、ＴＭＲ （Ｔｈｒｅｅ Ｍｏｄｕｌｅ Ｒｅｄ
ｕｎｄａｎｃｙ：３モジュール冗長性）系が得られる。 この場合、すべてのハードウエアは３重化（ｔｒｉｐｌ
ｅ）される。もし値ｎ＝４とｋ＝２が選ばれるなら、（
４，２）概念系が得られる。この場合、プロセッサ論理
は４重化され、かつメモリは単に２重化されるのみであ
る。系の最も高価な部分はしばしばメモリである。従っ
て（４，２）概念コンピュータのコストは（３，１）概
念コンピュータのコストより低くできる。
【００１８】（ｎ，ｋ）概念コンピュータにおいて、誤
り訂正／検出コードが使用されている。このコードは（
ｎ，ｋ）コードと呼ばれる。通常のＴＭＲ 系に対して
、反復コード（ｒｅｐｌｉｃａｔｉｏｎ ｃｏｄｅ）が
使用される。このコードは最適ではない。（４，２）概
念に対して、（４，２）コードが使用される。（４，２
）概念コードならびに（４，２）コードの性質が公表さ
れており、これについて最初に述べた参考文献を見られ
たい。
り訂正／検出コードが使用されている。このコードは（
ｎ，ｋ）コードと呼ばれる。通常のＴＭＲ 系に対して
、反復コード（ｒｅｐｌｉｃａｔｉｏｎ ｃｏｄｅ）が
使用される。このコードは最適ではない。（４，２）概
念に対して、（４，２）コードが使用される。（４，２
）概念コードならびに（４，２）コードの性質が公表さ
れており、これについて最初に述べた参考文献を見られ
たい。
【００１９】（４，２）コードは他の系にも効率的に使
用できる。（４，２）コードが今後一般的に使用される
。（４，２）コードが単一ユニット系でハミングコード
の代わりに使用できることが示されている。また、（２
，１）概念（２重化された）系の（４，２）コードの利
点が議論されている。（４，２）コードがまた（３，１
）概念コンピュータにも使用できることが示されている
。（４，２）概念コンピュータの使用についての簡単な
議論を行う。
用できる。（４，２）コードが今後一般的に使用される
。（４，２）コードが単一ユニット系でハミングコード
の代わりに使用できることが示されている。また、（２
，１）概念（２重化された）系の（４，２）コードの利
点が議論されている。（４，２）コードがまた（３，１
）概念コンピュータにも使用できることが示されている
。（４，２）概念コンピュータの使用についての簡単な
議論を行う。
【００２０】ここに記載された方法は、もし１≦ｍ≦ｎ
および１≦ｌ≦ｋであるなら、（ｎ，ｋ）コードと（ｍ
，ｌ）概念系の結合の使用にも一般化できる。しかし、
ｎ，ｋ，ｍおよびｌの値に依存して、異なる特性が示さ
れる。一例がこの方法を例示している。
および１≦ｌ≦ｋであるなら、（ｎ，ｋ）コードと（ｍ
，ｌ）概念系の結合の使用にも一般化できる。しかし、
ｎ，ｋ，ｍおよびｌの値に依存して、異なる特性が示さ
れる。一例がこの方法を例示している。
【００２１】以下において、まず４ビット記号の（４，
２）概念コンピュータの短い記述を行う。今後（４，２
）コードの性質の概観が与えられる。（４，２）概観コ
ンピュータは４ユニットから構成されている（図１を見
よ）。２０のような各ユニットは４記号入力，２記号出
力デコーダモジュール２２、プロセッサモジュール２４
、エンコーダモジュール２６およびメモリモジュール２
８を具えている。メモリモジュールのデータ入力はエン
コーダモジュールによりフィードされている。アドレス
入力３０はエンコーダモジュールによってフィードされ
る必要はない。というのはこれはメモリアドレス間のシ
ャッフリングを表すのみであり、そして、さらに、利用
可能なアドレス範囲を減少するからである。簡単のため
に、４ユニット間に何らの制御通路および相互同期も示
されていない。ｎモジュールが同期してかつ決定的に走
行するようｎモジュールが設計されていることが（ｎ，
ｋ）概観コンピュータに仮定されている。以下において
、プロセッサ／メモリ通信のみが議論されている。外部
系との接続は議論されていない。
２）概念コンピュータの短い記述を行う。今後（４，２
）コードの性質の概観が与えられる。（４，２）概観コ
ンピュータは４ユニットから構成されている（図１を見
よ）。２０のような各ユニットは４記号入力，２記号出
力デコーダモジュール２２、プロセッサモジュール２４
、エンコーダモジュール２６およびメモリモジュール２
８を具えている。メモリモジュールのデータ入力はエン
コーダモジュールによりフィードされている。アドレス
入力３０はエンコーダモジュールによってフィードされ
る必要はない。というのはこれはメモリアドレス間のシ
ャッフリングを表すのみであり、そして、さらに、利用
可能なアドレス範囲を減少するからである。簡単のため
に、４ユニット間に何らの制御通路および相互同期も示
されていない。ｎモジュールが同期してかつ決定的に走
行するようｎモジュールが設計されていることが（ｎ，
ｋ）概観コンピュータに仮定されている。以下において
、プロセッサ／メモリ通信のみが議論されている。外部
系との接続は議論されていない。
【００２２】書き込みの間にプロセッサはそのデータを
エンコーダを通してメモリに書き込む。エンコーダはそ
の異なるラベリングＧ１， Ｇ２， Ｇ３， Ｇ４によ
りそれぞれ表示されている各モジュールで異なっている
。このようなやり方で、情報の８ビットが１６ビットコ
ード語に符号化される。しかし各ユニットはこのコード
語の４ビット（コード記号）を蓄積するのみである。プ
ロセッサがメモリから情報を読むと、４記号がデコーダ
によって各ユニットに受信される。デコーダはもし誤り
の量がある最大値を超過しないなら、各ユニットのプロ
セッサに原始情報（ｏｒｉｇｉｎａｌ ｉｎｆｏｒｍ
ａｔｉｏｎ ）を発生しよう。しかし実際には、各ユニ
ットはすべての４つの異なるエンコーダモジュールの効
率的実現のために同一のハードウエアを有することがで
き、それがシリコン面積を僅かに追加しない限り、この
ことは製造すべき相互に同一な回路（＝ユニット）の数
を４倍に増加する利点以上優っている。
エンコーダを通してメモリに書き込む。エンコーダはそ
の異なるラベリングＧ１， Ｇ２， Ｇ３， Ｇ４によ
りそれぞれ表示されている各モジュールで異なっている
。このようなやり方で、情報の８ビットが１６ビットコ
ード語に符号化される。しかし各ユニットはこのコード
語の４ビット（コード記号）を蓄積するのみである。プ
ロセッサがメモリから情報を読むと、４記号がデコーダ
によって各ユニットに受信される。デコーダはもし誤り
の量がある最大値を超過しないなら、各ユニットのプロ
セッサに原始情報（ｏｒｉｇｉｎａｌ ｉｎｆｏｒｍ
ａｔｉｏｎ ）を発生しよう。しかし実際には、各ユニ
ットはすべての４つの異なるエンコーダモジュールの効
率的実現のために同一のハードウエアを有することがで
き、それがシリコン面積を僅かに追加しない限り、この
ことは製造すべき相互に同一な回路（＝ユニット）の数
を４倍に増加する利点以上優っている。
【００２３】訂正できる誤りの量は（４，２）コードの
性質により与えられる。以下において、（４，２）コー
ドの最も重要な性質がリストされている。次に、これら
の性質はいかに（４，２）コードが他の系で使用できる
かを決定しよう。さて、４ビット記号に対するこれらの
性質は以下の通りである。（１）任意の単一記号誤りの
訂正、（２）任意の２ビット誤りパターンの訂正、（３
）もし１記号が消去されるなら、別の記号誤りが検出で
き、（４）もし１記号が消去されるなら、単一ビット誤
りが検出でき、（５）任意の２つの記号から原始情報が
検索でき、（６）２つの記号は原始情報記号である。性
質３は１消去記号によるコード語（＝非零コード記号）
の最小記号荷重（ｍｉｎｉｍｕｍ ｓｙｍｂｏｌ
ｗｅｉｇｈｔ ）が２に等しいという観察から出てく
る。
性質により与えられる。以下において、（４，２）コー
ドの最も重要な性質がリストされている。次に、これら
の性質はいかに（４，２）コードが他の系で使用できる
かを決定しよう。さて、４ビット記号に対するこれらの
性質は以下の通りである。（１）任意の単一記号誤りの
訂正、（２）任意の２ビット誤りパターンの訂正、（３
）もし１記号が消去されるなら、別の記号誤りが検出で
き、（４）もし１記号が消去されるなら、単一ビット誤
りが検出でき、（５）任意の２つの記号から原始情報が
検索でき、（６）２つの記号は原始情報記号である。性
質３は１消去記号によるコード語（＝非零コード記号）
の最小記号荷重（ｍｉｎｉｍｕｍ ｓｙｍｂｏｌ
ｗｅｉｇｈｔ ）が２に等しいという観察から出てく
る。
【００２４】
【単一ユニット系での（４，２）コードの使用】（４，
２）コードは（１２，８，３）ハミングコードの置換と
して単一ユニット系で使用できる。本発明による系が図
２に示されており、それは４記号デコーダ４０（そこで
１記号は使用されていない）、プロセッサモジュール４
２、その各々が関連メモリモジュール４４， ４６，
４８をフィードしている３つの異なるエンコーダモジュ
ールＧ０， Ｇ１， Ｇ２を有している。これらはプロ
セッサモジュール４２により再びアドレスされる。ハミ
ングコード系に関して、余分なコストは含まれず、メモ
リの量は同じである。しかし（４，２）コードの具体化
がさらに提供されている。以下において、単一系での（
４，２）コードの具体化の短い説明が与えられている。
２）コードは（１２，８，３）ハミングコードの置換と
して単一ユニット系で使用できる。本発明による系が図
２に示されており、それは４記号デコーダ４０（そこで
１記号は使用されていない）、プロセッサモジュール４
２、その各々が関連メモリモジュール４４， ４６，
４８をフィードしている３つの異なるエンコーダモジュ
ールＧ０， Ｇ１， Ｇ２を有している。これらはプロ
セッサモジュール４２により再びアドレスされる。ハミ
ングコード系に関して、余分なコストは含まれず、メモ
リの量は同じである。しかし（４，２）コードの具体化
がさらに提供されている。以下において、単一系での（
４，２）コードの具体化の短い説明が与えられている。
【００２５】書き込みの間に８ビット情報語がエンコー
ダＧ０， Ｇ１およびＧ２によって３つの異なるやり方
で符号化されている。これは３つの４ビットコード記号
となる。 その各々は関連メモリモジュールに書き込まれる。一般
に、ユニット内では、種々のメモリモジュールは大きな
メモリユニット（のバンクあるいはブロック）の一部分
であろう。読み取りサイクルの間に３つのコード記号が
デコーダにより受信される。デコーダは消去モードにあ
る。それはメモリに蓄積されなかった第４記号を消去す
る。デコーダはプロセッサにより提供される８ビット情
報語に１２ビットコード語をデコードする。
ダＧ０， Ｇ１およびＧ２によって３つの異なるやり方
で符号化されている。これは３つの４ビットコード記号
となる。 その各々は関連メモリモジュールに書き込まれる。一般
に、ユニット内では、種々のメモリモジュールは大きな
メモリユニット（のバンクあるいはブロック）の一部分
であろう。読み取りサイクルの間に３つのコード記号が
デコーダにより受信される。デコーダは消去モードにあ
る。それはメモリに蓄積されなかった第４記号を消去す
る。デコーダはプロセッサにより提供される８ビット情
報語に１２ビットコード語をデコードする。
【００２６】以下の誤り検出／訂正能力は次のようなや
り方で利用可能である。単一ビット誤り訂正、あるいは
単一記号誤り検出。単一ビット誤り訂正は性質４から出
てくる。ハミングコードによりこれまで正確に同じ結果
が得られてきた。しかし、もしビット誤りがハード誤り
であるように見えるなら、デコーダを単一モードに切り
替え、従って２つの４ビット記号のみがデコーダの出力
を決定することは容易である。このようなやり方で（そ
の１つが不完全である）１２ビットの代わりに８ビット
のみがデコーダの出力を決定する。そこで、出力が別ビ
ットの誤りのために誤っているという確率は元の確率の
８／１１に低減される。
り方で利用可能である。単一ビット誤り訂正、あるいは
単一記号誤り検出。単一ビット誤り訂正は性質４から出
てくる。ハミングコードによりこれまで正確に同じ結果
が得られてきた。しかし、もしビット誤りがハード誤り
であるように見えるなら、デコーダを単一モードに切り
替え、従って２つの４ビット記号のみがデコーダの出力
を決定することは容易である。このようなやり方で（そ
の１つが不完全である）１２ビットの代わりに８ビット
のみがデコーダの出力を決定する。そこで、出力が別ビ
ットの誤りのために誤っているという確率は元の確率の
８／１１に低減される。
【００２７】消去された１記号を持つコード語の記号荷
重が少なくとも２であるという事実は、単一記号誤りを
検出できる（性質３）という結論に導く。これはもしメ
モリがそれぞれ４ビット幅のメモリバンクとして設計さ
れるなら有用であり得る。そのようなバンクの故障は検
出できる。
重が少なくとも２であるという事実は、単一記号誤りを
検出できる（性質３）という結論に導く。これはもしメ
モリがそれぞれ４ビット幅のメモリバンクとして設計さ
れるなら有用であり得る。そのようなバンクの故障は検
出できる。
【００２８】（４，２）コードによる解決法は系の設計
者／ユーザーが適当な方法の選択により系の信頼性を最
大にできるという意味で柔軟である。これは全体として
戦略に依存することに注意されたい。ハードウエアは正
確に同じである。
者／ユーザーが適当な方法の選択により系の信頼性を最
大にできるという意味で柔軟である。これは全体として
戦略に依存することに注意されたい。ハードウエアは正
確に同じである。
【００２９】
【（２，１）概念での（４，２）コードの使用】図３は
いかに（４，２）コードが２重化された系で有利に使用
できるかを示している。左側のユニットはデコーダモジ
ュール６０、プロセッサモジュール６２、アドレスバス
６４、メモリモジュールＭ３， Ｍ２にそれぞれフィー
ドするエンコーダモジュールＧ３， Ｇ２を有している
。右側のユニットはメモリモジュールＭ１， Ｍ０にフ
ィードするエンコーダモジュールＧ１， Ｇ０を除いて
構造的に同一である。もちろん、すべてのメモリモジュ
ールは構造的に同一であろう。さて、同じエンコーダと
デコーダは（４，２）概念コンピュータのように２重化
された系で使用されている。誤り制御のみが異なってい
る。というのは、誤りの同じタイプは同じ作用とならな
いからである。２重化された系で使用された（４，２）
コードの利点は、設計者あるいはユーザーが誤りのタイ
プと故障のタイプあるいは系低下（ｓｙｓｔｅｍ ｄ
ｅｇｒａｄａｂｉｌｉｔｙ ）の間の関係に依存してそ
の故障処理機構（ｆａｕｌｔ−ｈａｎｄｌｉｎｇ ｍ
ｅｃｈａｎｉｓｍ ）に適応できることである。（４，
２）コードの代案として（２，１）コードがある。しか
し（４，２）コードはそれが（２，１）コードとして使
用されるという理由で最適である。このセクションの残
りで（４，２）コードを持つ２重化された系のアーキテ
クチャーがまず説明される。 今後故障処理機構の柔軟性がいくつかの実例により例示
される。
いかに（４，２）コードが２重化された系で有利に使用
できるかを示している。左側のユニットはデコーダモジ
ュール６０、プロセッサモジュール６２、アドレスバス
６４、メモリモジュールＭ３， Ｍ２にそれぞれフィー
ドするエンコーダモジュールＧ３， Ｇ２を有している
。右側のユニットはメモリモジュールＭ１， Ｍ０にフ
ィードするエンコーダモジュールＧ１， Ｇ０を除いて
構造的に同一である。もちろん、すべてのメモリモジュ
ールは構造的に同一であろう。さて、同じエンコーダと
デコーダは（４，２）概念コンピュータのように２重化
された系で使用されている。誤り制御のみが異なってい
る。というのは、誤りの同じタイプは同じ作用とならな
いからである。２重化された系で使用された（４，２）
コードの利点は、設計者あるいはユーザーが誤りのタイ
プと故障のタイプあるいは系低下（ｓｙｓｔｅｍ ｄ
ｅｇｒａｄａｂｉｌｉｔｙ ）の間の関係に依存してそ
の故障処理機構（ｆａｕｌｔ−ｈａｎｄｌｉｎｇ ｍ
ｅｃｈａｎｉｓｍ ）に適応できることである。（４，
２）コードの代案として（２，１）コードがある。しか
し（４，２）コードはそれが（２，１）コードとして使
用されるという理由で最適である。このセクションの残
りで（４，２）コードを持つ２重化された系のアーキテ
クチャーがまず説明される。 今後故障処理機構の柔軟性がいくつかの実例により例示
される。
【００３０】（４，２）コードは４コード記号からなっ
ている。コード記号の任意のペアから原始情報が検索で
きる（性質５）。２重化された系は２ユニットからなっ
ている。プロセッサの書き込みサイクルの間に情報記号
を２つのコード記号に符号化するために各ユニットは２
つのエンコーダモジュールを有している。各ユニットは
２つの異なるコード記号をそのメモリに書き込む。４コ
ード記号はコード語を形成する。コード記号の１ペアは
ユニット０のメモリに書き込まれ、他のペアはユニット
１のメモリに書き込まれる。
ている。コード記号の任意のペアから原始情報が検索で
きる（性質５）。２重化された系は２ユニットからなっ
ている。プロセッサの書き込みサイクルの間に情報記号
を２つのコード記号に符号化するために各ユニットは２
つのエンコーダモジュールを有している。各ユニットは
２つの異なるコード記号をそのメモリに書き込む。４コ
ード記号はコード語を形成する。コード記号の１ペアは
ユニット０のメモリに書き込まれ、他のペアはユニット
１のメモリに書き込まれる。
【００３１】プロセッサの読み取りサイクルの間に４コ
ード記号がデコーダの入力にラッチされる。もし何らの
誤りも起こらないなら、双方のプロセッサモジュールは
同じ正しい情報を受信する。しかし、もし誤りが起こる
なら、デコーダは誤りを検出し、そしてもし可能なら誤
りを訂正する。以下において、３つの実例が誤り検出の
結果に関して議論されている。
ード記号がデコーダの入力にラッチされる。もし何らの
誤りも起こらないなら、双方のプロセッサモジュールは
同じ正しい情報を受信する。しかし、もし誤りが起こる
なら、デコーダは誤りを検出し、そしてもし可能なら誤
りを訂正する。以下において、３つの実例が誤り検出の
結果に関して議論されている。
【００３２】誤り検出の後で、１つの可能性は通常の２
重化された系と正確に同じにすることである。誤りが起
こるや否や、処理を停止しかつ診断プログラムにより故
障を位置選定しようと試みる。これは２重化された系の
基本手順である。（４，２）コードは以下に示すように
さらに柔軟性を提供する（表１を見よ）。
重化された系と正確に同じにすることである。誤りが起
こるや否や、処理を停止しかつ診断プログラムにより故
障を位置選定しようと試みる。これは２重化された系の
基本手順である。（４，２）コードは以下に示すように
さらに柔軟性を提供する（表１を見よ）。
【表１】
【００３３】通常の２重化された系において、メモリの
単一ビット誤りを訂正するためハミングコードがしばし
ば使用されている。これは語長に依存してメモリのコス
トを２５％−５０％だけ増大しよう。メモリが系の最も
高価な部分であるから、これは全コストに大きな影響を
持つであろう。ここで提供された系では、単一ビット誤
り訂正にハミングコードを使用できるが、しかしそのよ
うにする必要はない。事実、単一ビット誤り訂正はここ
で提供された系で（メモリの増大なしに）利用可能であ
る。
単一ビット誤りを訂正するためハミングコードがしばし
ば使用されている。これは語長に依存してメモリのコス
トを２５％−５０％だけ増大しよう。メモリが系の最も
高価な部分であるから、これは全コストに大きな影響を
持つであろう。ここで提供された系では、単一ビット誤
り訂正にハミングコードを使用できるが、しかしそのよ
うにする必要はない。事実、単一ビット誤り訂正はここ
で提供された系で（メモリの増大なしに）利用可能であ
る。
【００３４】（４，２）コードは単一ビット誤りと２ビ
ット誤りを訂正できる。２重化された系の訂正能力（の
一部分）を使用することが可能である。しかし、訂正能
力（の一部分）の使用はまたミス訂正／ミス検出（ｍｉ
ｓｃｏｒｒｅｃｔｉｏｎ／ｍｉｓｄｅｔｅｃｔｉｏｎ）
の可能性が増大することを意味することを知る必要があ
る。例えば、もしユニットが故障すると、２つの誤りが
ある記号を発生し、従ってデコーダが単一ビット誤りを
訂正し、同時に系が停止すべきであることになろう。も
し単一ビット誤り訂正が使用されなかったなら２記号誤
りが検出されよう。
ット誤りを訂正できる。２重化された系の訂正能力（の
一部分）を使用することが可能である。しかし、訂正能
力（の一部分）の使用はまたミス訂正／ミス検出（ｍｉ
ｓｃｏｒｒｅｃｔｉｏｎ／ｍｉｓｄｅｔｅｃｔｉｏｎ）
の可能性が増大することを意味することを知る必要があ
る。例えば、もしユニットが故障すると、２つの誤りが
ある記号を発生し、従ってデコーダが単一ビット誤りを
訂正し、同時に系が停止すべきであることになろう。も
し単一ビット誤り訂正が使用されなかったなら２記号誤
りが検出されよう。
【００３５】３つの基本要素は２重化された系の信頼性
を決定する。それは診断プログラムのカバレージファク
タと、ハードビット誤りとソフトビット誤りの双方なら
びにチップ故障に対するメモリの信頼性、およびプロセ
ッサ論理の信頼性、である。２重化された系で（４，２
）コードを使用することはコストを増大しないで２重化
された系の信頼性を最適化する機会を与える。もしハミ
ングコストを使用しないと決めるなら結局コストは低下
しよう。
を決定する。それは診断プログラムのカバレージファク
タと、ハードビット誤りとソフトビット誤りの双方なら
びにチップ故障に対するメモリの信頼性、およびプロセ
ッサ論理の信頼性、である。２重化された系で（４，２
）コードを使用することはコストを増大しないで２重化
された系の信頼性を最適化する機会を与える。もしハミ
ングコストを使用しないと決めるなら結局コストは低下
しよう。
【００３６】
【クワッドされたモジュラー冗長系】図４は４ユニット
からなるクワッドされたモジュラー冗長系（ｑｕａｄｅ
ｄ ｍｏｄｕｌａｒｒｅｄｕｎｄａｎｃｙ ｓｙｓｔｅ
ｍ）を示している。左側ユニットは並列になった２つの
１６ビットデコーダを有し、その各々は８ビットの２記
号データ語に変換される１６ビットコード語を受信する
。もちろん、２つのデコーダモジュールは単一デコーダ
ハードウエア８０にマップされ、それは交互に２つの意
図的に同一な（ｉｎｔｅｎｔｉｏｎａｌｌｙ ｉｄｅｎ
ｔｉｃａｌ ）コード語で動作する。そのように発生さ
れた２つのデータ語はもちろん同一と意図されている。 ２つのデータ語はプロセッサモジュール８２で処理され
、それは並列になった２つの同一の８ビットプロセッサ
モジュールであるか、あるいは第１および第２の８ビッ
トプロセッサを交互にエミュレートする８ビット幅の単
一プロセッサモジュールかのいずれかである。次に、も
しメモリモジュールがアドレスされるなら、処理結果は
８ビットの結合幅のその関連メモリモジュール８４をア
ドレスする。図面において、これは単一ブロックとして
描かれている。 物理的には、２つの別々に活性化できるメモリバンクあ
るいは単一メモリバンクとして実現できる。もし処理結
果がデータであるなら、モジュールＧ３， Ｇ２が動作
となる。もしそのように発生されたデータ語が奇数デー
タ語であるなら、それはエンコーダモジュールＧ３にも
たらされる。もしデータ語が偶数データ語であるなら、
それはエンコーダモジュールＧ２にもたらされる。第２
処理ユニットは第１処理ユニットと同一であるが、ただ
し「奇数」と「偶数」は交換され、それは交換されたそ
の位置を有するエンコーダモジュールＧ３， Ｇ２によ
り表される。 左から３番目と４番目の処理ユニットは前の２つと同一
であるが、ただし今描かれているエンコーダモジュール
Ｇ１， Ｇ０は別である。
からなるクワッドされたモジュラー冗長系（ｑｕａｄｅ
ｄ ｍｏｄｕｌａｒｒｅｄｕｎｄａｎｃｙ ｓｙｓｔｅ
ｍ）を示している。左側ユニットは並列になった２つの
１６ビットデコーダを有し、その各々は８ビットの２記
号データ語に変換される１６ビットコード語を受信する
。もちろん、２つのデコーダモジュールは単一デコーダ
ハードウエア８０にマップされ、それは交互に２つの意
図的に同一な（ｉｎｔｅｎｔｉｏｎａｌｌｙ ｉｄｅｎ
ｔｉｃａｌ ）コード語で動作する。そのように発生さ
れた２つのデータ語はもちろん同一と意図されている。 ２つのデータ語はプロセッサモジュール８２で処理され
、それは並列になった２つの同一の８ビットプロセッサ
モジュールであるか、あるいは第１および第２の８ビッ
トプロセッサを交互にエミュレートする８ビット幅の単
一プロセッサモジュールかのいずれかである。次に、も
しメモリモジュールがアドレスされるなら、処理結果は
８ビットの結合幅のその関連メモリモジュール８４をア
ドレスする。図面において、これは単一ブロックとして
描かれている。 物理的には、２つの別々に活性化できるメモリバンクあ
るいは単一メモリバンクとして実現できる。もし処理結
果がデータであるなら、モジュールＧ３， Ｇ２が動作
となる。もしそのように発生されたデータ語が奇数デー
タ語であるなら、それはエンコーダモジュールＧ３にも
たらされる。もしデータ語が偶数データ語であるなら、
それはエンコーダモジュールＧ２にもたらされる。第２
処理ユニットは第１処理ユニットと同一であるが、ただ
し「奇数」と「偶数」は交換され、それは交換されたそ
の位置を有するエンコーダモジュールＧ３， Ｇ２によ
り表される。 左から３番目と４番目の処理ユニットは前の２つと同一
であるが、ただし今描かれているエンコーダモジュール
Ｇ１， Ｇ０は別である。
【００３７】前述のことと戦略を実行するのに必要な追
加の論理回路は簡単のために示されていない。そのよう
に記述された系は、 ３，２／２，３／１，０／０，１ に従って要約された各モジュールへの記号の属性（ａｔ
ｔｒｉｂｕｔｉｏｎ ）を有することができる。僅かば
かり異なる属性は次のようなものである。 ０，３／３，２／２，１／１，０ ２つの機構は各々その特定の利点を有している。２つの
ユニットが故障した場合の第２のものは、故障パターン
にかかわらず３つの異なるコード記号を配列できる。今
後、第１の機構が考慮される。
加の論理回路は簡単のために示されていない。そのよう
に記述された系は、 ３，２／２，３／１，０／０，１ に従って要約された各モジュールへの記号の属性（ａｔ
ｔｒｉｂｕｔｉｏｎ ）を有することができる。僅かば
かり異なる属性は次のようなものである。 ０，３／３，２／２，１／１，０ ２つの機構は各々その特定の利点を有している。２つの
ユニットが故障した場合の第２のものは、故障パターン
にかかわらず３つの異なるコード記号を配列できる。今
後、第１の機構が考慮される。
【００３８】さて、一般に、４重プロセッサと制御論理
回路を持つ系は４重のメモリの使用なしに展開できる。 標準（４，２）概念コンピュータは例えば２重化された
量のメモリを有するのみである。（４，２）コードもま
た４重のメモリを持つクワッドされた系（（４，１）概
念系）で使用できる。以下において、まず（４，２）概
念コンピュータと４重系との間の差が説明される。今後
（４，１）概念系での（４，２）コードの使用の利点（
あるいは欠点）の議論が行われる。
回路を持つ系は４重のメモリの使用なしに展開できる。 標準（４，２）概念コンピュータは例えば２重化された
量のメモリを有するのみである。（４，２）コードもま
た４重のメモリを持つクワッドされた系（（４，１）概
念系）で使用できる。以下において、まず（４，２）概
念コンピュータと４重系との間の差が説明される。今後
（４，１）概念系での（４，２）コードの使用の利点（
あるいは欠点）の議論が行われる。
【００３９】（４，２）概念コンピュータと４重系との
間の主要な差は、コストと、能力低下（ｄｅｇｒａｄａ
ｔｉｏｎ ｃａｐａｂｉｌｉｔｙ）、である。
間の主要な差は、コストと、能力低下（ｄｅｇｒａｄａ
ｔｉｏｎ ｃａｐａｂｉｌｉｔｙ）、である。
【００４０】４重系のコストは単一ユニット系のコスト
より４倍も高い。（４，２）概念コンピュータのコスト
はメモリが最も高価な部分であるという事実により単一
ユニット系のコストの２倍と３倍の間である。（４，２
）概念コンピュータは１つの故障ユニットを許容し、次
に３つの作業ユニットを持つ系に切り替わる。さて、故
障ユニットが知られているのでなければ、それ以上の故
障ユニットは許容できない。
より４倍も高い。（４，２）概念コンピュータのコスト
はメモリが最も高価な部分であるという事実により単一
ユニット系のコストの２倍と３倍の間である。（４，２
）概念コンピュータは１つの故障ユニットを許容し、次
に３つの作業ユニットを持つ系に切り替わる。さて、故
障ユニットが知られているのでなければ、それ以上の故
障ユニットは許容できない。
【００４１】４重系は１つの故障ユニットを許容でき、
そしてそれに基づいて３重系に切り替わる。３重系とし
てそれは別の故障ユニットを許容できるが、ただし別の
ユニットへのそのメッセージが矛盾する場合、すなわち
他のユニットが実際に受信された情報と一致しない場合
は別である。２つの作業ユニットが残されるだけなら、
系は２重化された系（フェールセーフ系）として動作で
きる。そこで４重系は（４，２）概念系よりさらに信頼
性があるが、しかしさらに高価（ファクタ２まで）であ
る。（４，２）コードが使用できるやり方は各ユニット
でコード記号の２重化（ｄｕｐｌｉｃａｔｉｏｎ ）で
はない。２つの異なるエンコーダの記号がユニットにマ
ップされる１つのやり方は図４に示されている。
そしてそれに基づいて３重系に切り替わる。３重系とし
てそれは別の故障ユニットを許容できるが、ただし別の
ユニットへのそのメッセージが矛盾する場合、すなわち
他のユニットが実際に受信された情報と一致しない場合
は別である。２つの作業ユニットが残されるだけなら、
系は２重化された系（フェールセーフ系）として動作で
きる。そこで４重系は（４，２）概念系よりさらに信頼
性があるが、しかしさらに高価（ファクタ２まで）であ
る。（４，２）コードが使用できるやり方は各ユニット
でコード記号の２重化（ｄｕｐｌｉｃａｔｉｏｎ ）で
はない。２つの異なるエンコーダの記号がユニットにマ
ップされる１つのやり方は図４に示されている。
【００４２】しかしＴＭＲ 系を介する２重化された系
への４重化系の低下は今後示されるように複雑なプロセ
スである。ユニット中の各デコーダモジュールは単一記
号誤りを訂正できる。１ユニットが故障すると各々が３
記号からなる２つのコード語が残される。もし異なるユ
ニットでデコーダモジュール間の通信が可能でないなら
、別の故障ユニットは許容できない。しかし、１ユニッ
トからの２コード記号は常に原始情報を表す。２コード
語の６コード記号は常に少なくとも記号荷重４を有し、
それは単一記号誤りが常に訂正でき、かつ第２の誤りが
常に検出できることを意味している。６コード記号の結
合より、１つの故障ユニットが再び許容できる。もしユ
ニットが故障するなら、このことは系が２重化された系
に低下することを意味している。
への４重化系の低下は今後示されるように複雑なプロセ
スである。ユニット中の各デコーダモジュールは単一記
号誤りを訂正できる。１ユニットが故障すると各々が３
記号からなる２つのコード語が残される。もし異なるユ
ニットでデコーダモジュール間の通信が可能でないなら
、別の故障ユニットは許容できない。しかし、１ユニッ
トからの２コード記号は常に原始情報を表す。２コード
語の６コード記号は常に少なくとも記号荷重４を有し、
それは単一記号誤りが常に訂正でき、かつ第２の誤りが
常に検出できることを意味している。６コード記号の結
合より、１つの故障ユニットが再び許容できる。もしユ
ニットが故障するなら、このことは系が２重化された系
に低下することを意味している。
【００４３】４重化系での（４，２）コード系の使用は
系の設計者／ユーザーの柔軟性を再び導く。しかし４重
化アーキテクチアーの復号機構はさらに複雑化しており
、特に、もし最大訂正／検出能力を得べきならそうであ
る。
系の設計者／ユーザーの柔軟性を再び導く。しかし４重
化アーキテクチアーの復号機構はさらに複雑化しており
、特に、もし最大訂正／検出能力を得べきならそうであ
る。
【００４４】さて、図４の再配列は種々のユニットへの
種々のエンコーダモジュールの第２属性の使用により変
更できる。１つの故障ユニットと３つの故障ユニットの
状態に対して、状態は最初に述べられた組織と同一であ
る。しかし、もし２つのユニットが故障するなら、系は
異なる各ユニットから、２重化されたその２つを利用で
きる３つの異なる記号を常に有している。このことは２
重化記号が同一であるかどうかに依存して種々の可能な
戦略を提供し、そしてとにかく、種々のビット誤りのい
くつかの修正可能性（２重化記号とその外部の双方で）
を提供する。
種々のエンコーダモジュールの第２属性の使用により変
更できる。１つの故障ユニットと３つの故障ユニットの
状態に対して、状態は最初に述べられた組織と同一であ
る。しかし、もし２つのユニットが故障するなら、系は
異なる各ユニットから、２重化されたその２つを利用で
きる３つの異なる記号を常に有している。このことは２
重化記号が同一であるかどうかに依存して種々の可能な
戦略を提供し、そしてとにかく、種々のビット誤りのい
くつかの修正可能性（２重化記号とその外部の双方で）
を提供する。
【００４５】エンコーダモジュールと処理ユニットの他
のすべての結合は記号のリナンバリングのみとなろう。
のすべての結合は記号のリナンバリングのみとなろう。
【００４６】
【３ユニット系での（４，２）コードの使用】図５は３
ユニット系での（４，２）コードの使用を示している。 左側のユニットは標準デコーダ１００ 、プロセッサ１
０２ 、エンコーダモジュール１０４ 、およびメモリ
モジュール１０６ を有している。別の２つのユニット
は示された異なる各エンコーダモジュールＧ３， Ｇ２
， Ｇ１の使用は別にして同一である。さて、たとえコ
ードが特に３重モジュラー冗長系（ＴＭＲ ）用に設計
されていても、（４，２）コードは最良（３，１）コー
ドに比べて最適に近い。
ユニット系での（４，２）コードの使用を示している。 左側のユニットは標準デコーダ１００ 、プロセッサ１
０２ 、エンコーダモジュール１０４ 、およびメモリ
モジュール１０６ を有している。別の２つのユニット
は示された異なる各エンコーダモジュールＧ３， Ｇ２
， Ｇ１の使用は別にして同一である。さて、たとえコ
ードが特に３重モジュラー冗長系（ＴＭＲ ）用に設計
されていても、（４，２）コードは最良（３，１）コー
ドに比べて最適に近い。
【００４７】さて、ＴＭＲ 系での（４，２）コードの
使用への基本アプローチはコードの短縮である。これは
以下のやり方で具体化できる。４ビット情報語（ニブル
）に対して、省略ニブル（ｄｅｆａｕｌｔ ｎｉｂｂｌ
ｅ）が追加される。 このようなやり方で、バイト（８ビット）が得られる。 それは情報の４ビットと、その値が前以て知られている
４ビット（あるいはダミー記号）からなっている。その
情報が前以て知られているニブルは３つのモジュールの
各々で同じであることが好ましい。示された例では、省
略値は零に選ばれるか、あるいは零にエミュレートされ
る。バイトがエンコーダの入力として使用される。エン
コーダモジュールは４ビット記号を発生し、それはプロ
セッサの書き込みサイクルの間にメモリに蓄積される。
使用への基本アプローチはコードの短縮である。これは
以下のやり方で具体化できる。４ビット情報語（ニブル
）に対して、省略ニブル（ｄｅｆａｕｌｔ ｎｉｂｂｌ
ｅ）が追加される。 このようなやり方で、バイト（８ビット）が得られる。 それは情報の４ビットと、その値が前以て知られている
４ビット（あるいはダミー記号）からなっている。その
情報が前以て知られているニブルは３つのモジュールの
各々で同じであることが好ましい。示された例では、省
略値は零に選ばれるか、あるいは零にエミュレートされ
る。バイトがエンコーダの入力として使用される。エン
コーダモジュールは４ビット記号を発生し、それはプロ
セッサの書き込みサイクルの間にメモリに蓄積される。
【００４８】（４，２）コード語は４つのコード記号か
らなっている。さて、コード記号の１つは４ビット情報
ニブルであり、一方、別のコード記号は前以て知られて
いるニブルである（性質６）。読み取りの間に、３つの
コード記号がデコーダによって受信される。第４記号が
前以て知られているから、第４記号もまたデコーダによ
り受信される。さて、デコーダはその１記号が訂正でき
る４コード記号を有している。これは１つの故障モジュ
ールが許容できることを意味している。もしすべての３
つのモジュールが動作しているなら、２つのランダムビ
ット誤りはコード語の１６ビットで訂正できる。コード
語の１記号の値が常に同じであることに注意されたい。 そのように効率的に２つのランダムビット誤りは１２ビ
ットコード語で訂正できる。
らなっている。さて、コード記号の１つは４ビット情報
ニブルであり、一方、別のコード記号は前以て知られて
いるニブルである（性質６）。読み取りの間に、３つの
コード記号がデコーダによって受信される。第４記号が
前以て知られているから、第４記号もまたデコーダによ
り受信される。さて、デコーダはその１記号が訂正でき
る４コード記号を有している。これは１つの故障モジュ
ールが許容できることを意味している。もしすべての３
つのモジュールが動作しているなら、２つのランダムビ
ット誤りはコード語の１６ビットで訂正できる。コード
語の１記号の値が常に同じであることに注意されたい。 そのように効率的に２つのランダムビット誤りは１２ビ
ットコード語で訂正できる。
【００４９】さてモジュールが失敗し、かつデコーダが
消去モードに切り替わるものと仮定する。すると系は２
重系に低下する。３つの非消去記号の１つは前以て知ら
れている。さて任意の誤りは常に検出できる。というの
は、消去されたコード語の記号荷重が少なくとも２であ
るからである。そこで、２重化された系が得られる。単
一ビット誤り訂正の冗長度の部分と記号誤り検出の残り
の部分を使用することもまた可能である。系の設計者／
ユーザーは図３で議論されたものと同様なやり方で系の
信頼性を最大にする機会を有している。
消去モードに切り替わるものと仮定する。すると系は２
重系に低下する。３つの非消去記号の１つは前以て知ら
れている。さて任意の誤りは常に検出できる。というの
は、消去されたコード語の記号荷重が少なくとも２であ
るからである。そこで、２重化された系が得られる。単
一ビット誤り訂正の冗長度の部分と記号誤り検出の残り
の部分を使用することもまた可能である。系の設計者／
ユーザーは図３で議論されたものと同様なやり方で系の
信頼性を最大にする機会を有している。
【００５０】
【いくつかの一般的考察】前に（４，２）コードは４ビ
ット記号と１．．４プロセッサユニッに関して議論され
てきた。長い記号に対して、同様に適応され、１ビット
誤りレベルについて保護能力は大きいであろう。
ット記号と１．．４プロセッサユニッに関して議論され
てきた。長い記号に対して、同様に適応され、１ビット
誤りレベルについて保護能力は大きいであろう。
【００５１】Ａ．一般の（ｎ，ｋ）コードに対して、記
号の任意の数ｉは消去される（ｉ≦ｎ−ｋ）。データ語
長Ｌで、各エンコーダモジュールはＬ／ｋの記号長を発
生しよう。このコードは図２，３，４に従う構成で、そ
れがユニットの適応数で使用できる。例えば、図１の系
は毎回適当な誤り訂正特性でエンコーダモジュールｋ，
ｋ＋１，．．，ｎ−１の任意の数で動作できる。
号の任意の数ｉは消去される（ｉ≦ｎ−ｋ）。データ語
長Ｌで、各エンコーダモジュールはＬ／ｋの記号長を発
生しよう。このコードは図２，３，４に従う構成で、そ
れがユニットの適応数で使用できる。例えば、図１の系
は毎回適当な誤り訂正特性でエンコーダモジュールｋ，
ｋ＋１，．．，ｎ−１の任意の数で動作できる。
【００５２】Ｂ．図５による別の可能性は、各ユニット
が、そのデコーダモジュールの入力で、その出力で、な
らびにそのエンコーダモジュールの入力で、ダミー記号
としてｉ＝１．．ｋ−１記号を取り扱うであろう。図３
におけるように、有利な値は零に等しいであろう。全系
は適当な数のユニットを必要とし、すなわち使用された
（ｎ，ｋ）コードは（ｎ−ｉ，ｋ−ｉ）系に低下した。
が、そのデコーダモジュールの入力で、その出力で、な
らびにそのエンコーダモジュールの入力で、ダミー記号
としてｉ＝１．．ｋ−１記号を取り扱うであろう。図３
におけるように、有利な値は零に等しいであろう。全系
は適当な数のユニットを必要とし、すなわち使用された
（ｎ，ｋ）コードは（ｎ−ｉ，ｋ−ｉ）系に低下した。
【００５３】Ｃ．図４と一般に比較できるなお別の解決
法はユニットのｉ（ｉはｋ，ｎの共通因子である）エン
コーダモジュールを結合し、かつ関連ユニットで１つの
プロセッサモジュールのみを使用することであろう。
法はユニットのｉ（ｉはｋ，ｎの共通因子である）エン
コーダモジュールを結合し、かつ関連ユニットで１つの
プロセッサモジュールのみを使用することであろう。
【００５４】Ｄ．図４と比較できるなお別のやり方は任
意のユニットでシャッフルされたやり方でｉエンコーダ
モジュールを使用することであり、ここでｉはｎの因子
であるが、しかしｋの因子である必要はない。これは（
ｎ，ｋ）コードを変換して（ｎ，ｋ／ｉ）コードにする
ことである。
意のユニットでシャッフルされたやり方でｉエンコーダ
モジュールを使用することであり、ここでｉはｎの因子
であるが、しかしｋの因子である必要はない。これは（
ｎ，ｋ）コードを変換して（ｎ，ｋ／ｉ）コードにする
ことである。
【００５５】（４，２）コードの場合に、これらのケー
スＡ，Ｂ，Ｃ，Ｄはそれぞれ次のようになろう。 （４，２） → Ａ → （３，２）（４，２
） → Ｂ → （３，１）（４，２） →
Ｃ → （２，１）（４，２） → Ｄ
→ （４，１）
スＡ，Ｂ，Ｃ，Ｄはそれぞれ次のようになろう。 （４，２） → Ａ → （３，２）（４，２
） → Ｂ → （３，１）（４，２） →
Ｃ → （２，１）（４，２） → Ｄ
→ （４，１）
【００５６】（８，５）コードから
出発して連続する優雅な低下の場合は以下のように実現
されよう。 （８，５）→Ａ→（７，５）→Ｂ→（６
，４）→Ｃ→（３，２）→Ｄ→（３，１）
出発して連続する優雅な低下の場合は以下のように実現
されよう。 （８，５）→Ａ→（７，５）→Ｂ→（６
，４）→Ｃ→（３，２）→Ｄ→（３，１）
【図１】図１は通常の（４，２）系を示している。
【図２】図２は単一ユニット系の（４，２）コードの使
用を示している。
用を示している。
【図３】図３は２ユニット系の（４，２）コードの使用
を示している。
を示している。
【図４】図４は（４，１）系の（４，２）コードの使用
を示している。
を示している。
【図５】図５は３ユニット系の（４，２）コードの使用
を示している。
を示している。
２０ ユニット
２２ デコーダモジュール
２４ プロセッサモジュール
２６ エンコーダモジュール
２８ メモリモジュール
３０ アドレス入力
４０ ４記号デコーダ
４２ プロセッサモジュール
４４ メモリモジュール
４６ メモリモジュール
４８ メモリモジュール
６０ デコーダモジュール
６２ プロセッサモジュール
６４ アドレスバス
８０ 単一デコーダハードウエア
８２ プロセッサモジュール
８４ メモリモジュール
１００ 標準デコーダ
１０２ プロセッサ
１０４ エンコーダモジュール
１０６ メモリモジュール
Claims (7)
- 【請求項１】 コード語毎にｋ記号情報内容でｎ記号
コード語を有するコードに基づくデータ処理系であって
、ここでｎ−ｋ≧２およびｋ≧２であり、かつ１コード
語の少なくとも２記号に対して少なくとも単一記号誤り
訂正可能性と複数誤り修正可能性を共存的に有し、上記
の系が、 ａ．コード語を受信する入力を有し、かつそれからｋ記
号データ語を導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう受信
された任意の語を処理するために上記のデコーダ段によ
りフィードされたプロセッサ段、 ｃ．上記の別のデータ語の各選択の意図的に同一なバー
ジョンを受信し、かつ関連コード語の異なる各コード記
号を各エンコーダモジュールに対して符号化する多重エ
ンコーダモジュールを有する符号化段、ｄ．上記の関連
コード語のすべてのコード語をひとまとめに読み書きす
る上記のメモリアドレスの関連する１つの制御の下で上
記のエンコーダモジュールの各々１つによりそれぞれフ
ィードされた多重メモリモジュールを有するメモリ段、 ｅ．上記のデコーダ段に読み取られた任意のコード語を
逆結合するために上記のメモリモジュールによりフィー
ドされたフィードバック手段、を有する系において、上
記のデータ処理系が少なくとも２つのデータ処理ユニッ
トを具え、ここで上記の任意のユニットが１以上である
がｎより少ない異なるエンコーダモジュールを有し、デ
ータ処理ユニットで展開されたデータ語バージョンの各
分離記号を蓄積するデータ処理ユニットの各メモリモジ
ュールで、上記の単一バージョンをひとまとめに処理す
るそのローカルプロセッサモジュールにより並列にフィ
ードされること、を特徴とするデータ処理系。 - 【請求項２】 １コード語の少なくとも２つの記号に
対して単一記号誤り訂正可能性と複数誤り修正可能性の
双方を共存的に有する１００ ％冗長４記号コード語コ
ードに基づくデータ処理系であって、上記の系が、ａ．
コード語を受信する入力を有し、かつそれから２記号デ
ータ語を導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう上記
のデータ語を処理するために上記のデコーダ段によりフ
ィードされたプロセッサ段、 ｃ．上記のデータ語の選択の意図的に同一なバージョン
を受信し、かつ異なる各コード記号を各エンコーダモジ
ュールに対して符号化する多重エンコーダモジュールを
有する符号化段、 ｄ．関連コード語のすべてのコード記号をひとまとめに
読み書きする上記のメモリアドレスの制御の下で上記の
エンコーダモジュールの各々１つによりそれぞれフィー
ドされた多重メモリモジュールを有するメモリ段、ｅ．
上記のデコーダ段に読み取られた任意のコード語を逆結
合するために上記のメモリモジュールによりフィードさ
れたフィードバック手段、を有する系において、上記の
データ処理系が少なくとも１つのデータ処理ユニットを
具え、ここで上記のユニットが１以上であるが４より少
ない異なる能動エンコーダモジュールを有し、データ処
理ユニットで展開されたデータ語バージョンの各分離記
号を蓄積するデータ処理ユニットの各メモリモジュール
で、上記の単一バージョンをひとまとめに処理するその
ローカルプロセッサモジュールにより並列にフィードさ
れること、を特徴とするデータ処理系。 - 【請求項３】 少なくとも（１２，８，３）ハミング
コードの誤り保護能力に少なくとも等しい誤り保護能力
で５０％冗長コード語を蓄積する３つの異なるエンコー
ダモジュールを有する単一処理ユニットを持つ請求項２
に記載のデータ処理系。 - 【請求項４】 任意の２ビット誤りパターンを訂正可
能にし、第１消去記号の存在の下で第２記号誤りの任意
の誤りを検出可能にし、あるいは代案としてそのような
第２記号の任意の単一ビット誤りを訂正可能にし、かつ
任意の２つのコード記号から関連データ語を検索可能に
する１００ ％冗長コード語を蓄積するような上記の系
を有する関連メモリモジュールを各々フィードする２つ
の独自エンコーダーモジュールをそれぞれ有する２つの
単一処理ユニットを持つ請求項２に記載のデータ処理系
。 - 【請求項５】 各々が奇数処理ユニットの間あるいは
偶数処理ユニットの間で独自な２つのエンコーダモジュ
ールをそれぞれ有し、各々が上記の１００ ％冗長コー
ド語の２つの並列バージョンを蓄積する上記の系に関連
メモリモジュールをフィードし、そのようなコード語の
各々が上記の処理ユニットの各々１つから各１コード記
号を導出し、かつ上記の任意の処理ユニットに逆フィー
ド可能であり、従って単一ユニットの不能に基づいて任
意のコード語が集合メモリモジュールに欠陥無しに蓄積
される４つの処理ユニットを持つ請求項２に記載のデー
タ処理系。 - 【請求項６】 ３処理ユニットまでの任意の数の不能
の下で動作能力を持つ請求項５に記載のデータ処理系。 - 【請求項７】 １コード語の少なくとも２つの記号に
対して単一記号誤り訂正可能性と複数誤り修正可能性の
双方を共存的に有する１００ ％冗長４記号コード語に
基づくデータ処理系であって、上記の系が、 ａ．コード語を受信する入力を有し、かつそれからデー
タ語を導出するデコーダ段、 ｂ．メモリアドレスと別のデータ語を展開するよう上記
のデータ語を処理するために上記のデコーダ段によりフ
ィードされたプロセッサ段、 ｃ．上記のデータ語の各選択の意図的に同一なバージョ
ンを受信し、かつ異なる各コード記号を各エンコーダモ
ジュールに対して符号化する多重エンコーダモジュール
を有する符号化段、 ｄ．関連コード語のすべてのコード語をひとまとめに読
み書きする上記のメモリアドレスの制御の下で上記のエ
ンコーダモジュールの各々１つによりそれぞれフィード
された多重メモリモジュールを有するメモリ段、ｅ．上
記のデコーダ段に読み取られた任意のコード語を逆結合
するために上記のメモリモジュールによりフィードされ
たフィードバック手段、を有する系において、上記のデ
ータ処理系がそれぞれ１つの独自エンコーダモジュール
を有する３つのデータ処理ユニットを具え、５０％エミ
ュレートされたデータ語バージョンに基づいて３つのコ
ード記号をひとまとめに生成するそのローカルプロセッ
サにより並列にフィードされ、任意の処理ユニットが並
列に３つのコード記号を受信するデコーダモジュールを
有し、また一方ではダミーコード語記号を受信し、かつ
ダミーデータ語記号を出力すること、を特徴とするデー
タ処理系。
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