JPH04264767A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04264767A JPH04264767A JP3026004A JP2600491A JPH04264767A JP H04264767 A JPH04264767 A JP H04264767A JP 3026004 A JP3026004 A JP 3026004A JP 2600491 A JP2600491 A JP 2600491A JP H04264767 A JPH04264767 A JP H04264767A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に係り、特にダイナミックＭＯＳメモリセルのキャパ
シタの構造と形成方法に関するものである。
法に係り、特にダイナミックＭＯＳメモリセルのキャパ
シタの構造と形成方法に関するものである。
【０００２】ダイナミックＭＯＳメモリ（以下、ＭＯＳ
ＤＲＡＭと略称する）は１個のＭＯＳセルと１個のキ
ャパシタから構成されているが、半導体装置の高集積化
に伴いセルが微細化するのに対して、キャパシタの容量
を出来るだけ大きくすることが望まれている。
ＤＲＡＭと略称する）は１個のＭＯＳセルと１個のキ
ャパシタから構成されているが、半導体装置の高集積化
に伴いセルが微細化するのに対して、キャパシタの容量
を出来るだけ大きくすることが望まれている。
【０００３】以上のような状況から微小な領域内に大容
量のキャパシタを形成することが可能な半導体装置及び
その製造方法が要望されている。
量のキャパシタを形成することが可能な半導体装置及び
その製造方法が要望されている。
【０００４】
【従来の技術】従来の半導体装置について図７により、
半導体装置の製造方法について図８により詳細に説明す
る。
半導体装置の製造方法について図８により詳細に説明す
る。
【０００５】ＭＯＳ ＤＲＡＭにおいてはキャパシタの
容量を増加するため、図７に示すような側断面図を有す
るスタックドキャパシタセル構造が採られており、フィ
ールド酸化膜２２で画定された半導体基板２１の表面に
ゲ−ト酸化膜２３を介してゲート電極２４を設け、その
両側の半導体基板２１にソース２５とドレイン２６とを
設け、その表面を被覆する絶縁膜２７の表面に下部電極
膜２８を形成しており、この下部電極膜２８を被覆する
キャパシタ絶縁膜２９を介して上部電極膜３０を被着形
成してキャパシタを形成している。
容量を増加するため、図７に示すような側断面図を有す
るスタックドキャパシタセル構造が採られており、フィ
ールド酸化膜２２で画定された半導体基板２１の表面に
ゲ−ト酸化膜２３を介してゲート電極２４を設け、その
両側の半導体基板２１にソース２５とドレイン２６とを
設け、その表面を被覆する絶縁膜２７の表面に下部電極
膜２８を形成しており、この下部電極膜２８を被覆する
キャパシタ絶縁膜２９を介して上部電極膜３０を被着形
成してキャパシタを形成している。
【０００６】このようなポリシリコンからなる下部電極
膜２８と上部電極膜３０が、シリコン酸化膜からなるキ
ャパシタ絶縁膜２９を介して対向する構造のキャパシタ
を備えたメモリセルは、スタックドキャパシタセル（ｓ
ｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ｃｅｌｌ）と称せ
られており、図８に示すような工程順に製造している。
膜２８と上部電極膜３０が、シリコン酸化膜からなるキ
ャパシタ絶縁膜２９を介して対向する構造のキャパシタ
を備えたメモリセルは、スタックドキャパシタセル（ｓ
ｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ｃｅｌｌ）と称せ
られており、図８に示すような工程順に製造している。
【０００７】まず、図８（ａ） に示すように、ｐ型の
半導体基板２１上にＬＯＣＯＳ法によつて選択的にフィ
ールド酸化膜２２を形成し、化学気相成長 （ＣＶＤ）
法によってゲ−ト酸化膜２３を介して導電性のポリシリ
コン膜からなるゲ−ト電極２４を形成し、イオン注入に
よりｎ型のソ−ス領域２５及びドレイン領域２６を形成
し、これらの表面にシリコン酸化膜からなる膜厚３００
０Å程度の絶縁膜２７を被着形成し、コンタクトホール
２７ａ を開口する。
半導体基板２１上にＬＯＣＯＳ法によつて選択的にフィ
ールド酸化膜２２を形成し、化学気相成長 （ＣＶＤ）
法によってゲ−ト酸化膜２３を介して導電性のポリシリ
コン膜からなるゲ−ト電極２４を形成し、イオン注入に
よりｎ型のソ−ス領域２５及びドレイン領域２６を形成
し、これらの表面にシリコン酸化膜からなる膜厚３００
０Å程度の絶縁膜２７を被着形成し、コンタクトホール
２７ａ を開口する。
【０００８】つぎに図８（ｂ） に示すように、この絶
縁膜２７の表面に導電性のポリシリコン膜をＣＶＤ法に
より被着形成し、パタ−ンニングしてキャパシタの下部
電極膜２８を形成する。
縁膜２７の表面に導電性のポリシリコン膜をＣＶＤ法に
より被着形成し、パタ−ンニングしてキャパシタの下部
電極膜２８を形成する。
【０００９】ついで図８（ｃ） に示すように、この下
部電極膜２８の表面に膜厚５０〜１００ Åのシリコン
窒化膜からなるキャパシタ絶縁膜２９を被着形成し、そ
の表面に導電性のポリシリコン膜からなる上部電極膜３
０を被着形成し、キャパシタ絶縁膜２９と上部電極膜３
０とを同時にパタ−ンニングしてキャパシタを形成する
。
部電極膜２８の表面に膜厚５０〜１００ Åのシリコン
窒化膜からなるキャパシタ絶縁膜２９を被着形成し、そ
の表面に導電性のポリシリコン膜からなる上部電極膜３
０を被着形成し、キャパシタ絶縁膜２９と上部電極膜３
０とを同時にパタ−ンニングしてキャパシタを形成する
。
【００１０】
【発明が解決しようとする課題】以上説明した従来の半
導体装置及びその製造方法においては、ＭＯＳ ＤＲＡ
Ｍのメモリセルが１６ＭＢ，６４ＭＢ となり極めて高
集積化されるのに伴なってメモリセルを形成する領域は
益々小さくなり、それに応じてキャパシタを形成する領
域も小さくなるため対向する電極の面積が小さくなり、
キャパシタの容量が不足してメモリ動作の信頼性が低下
するという問題点があった。
導体装置及びその製造方法においては、ＭＯＳ ＤＲＡ
Ｍのメモリセルが１６ＭＢ，６４ＭＢ となり極めて高
集積化されるのに伴なってメモリセルを形成する領域は
益々小さくなり、それに応じてキャパシタを形成する領
域も小さくなるため対向する電極の面積が小さくなり、
キャパシタの容量が不足してメモリ動作の信頼性が低下
するという問題点があった。
【００１１】本発明は以上のような状況から、ＭＯＳ
ＤＲＡＭのキャパシタの容量を増大させることが可能と
なる半導体装置及びその製造方法の提供を目的としたも
のである。
ＤＲＡＭのキャパシタの容量を増大させることが可能と
なる半導体装置及びその製造方法の提供を目的としたも
のである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
キャパシタ絶縁膜を介して下部電極と上部電極とが対向
するキャパシタを具備する半導体装置であって、この下
部電極が、下部電極膜と接続する単一または複数の円筒
型電極膜とから構成され、この上部電極が、前記円筒型
電極膜の表面を被覆するキャパシタ絶縁膜を介してこの
円筒型電極膜に対向して設けられてなるように構成する
。
キャパシタ絶縁膜を介して下部電極と上部電極とが対向
するキャパシタを具備する半導体装置であって、この下
部電極が、下部電極膜と接続する単一または複数の円筒
型電極膜とから構成され、この上部電極が、前記円筒型
電極膜の表面を被覆するキャパシタ絶縁膜を介してこの
円筒型電極膜に対向して設けられてなるように構成する
。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上の絶縁膜の表面に形成した下部電極膜の表面に円
柱状の第１のスペーサ膜を形成する工程と、この第１の
スペーサ膜及びこの下部電極膜の表面に第１の円筒型電
極膜を被着形成する工程と、この第１の円筒型電極膜の
全表面に第２のスペーサ膜を被着形成した後、この第２
のスペーサ膜の異方性のエッチングを行ってこの第１の
円筒型電極膜の垂直部の側壁にサイドウォールを形成す
る工程と、このサイドウオール及びこの第１の円筒型電
極膜の全表面に第２の円筒型電極膜を被着形成し、この
第２の円筒型電極膜の全表面に第３のスペーサ膜を被着
形成した後、この第３のスペーサ膜の異方性のエッチン
グを行い、この第２の円筒型電極膜の垂直部の側壁にサ
イドウォールを形成する工程と、このサイドウオール及
びこの第２の円筒型電極膜の全表面に第３の円筒型電極
膜を被着形成した後、この絶縁膜が露出するまでこの下
部電極膜、第１の円筒型電極膜、第２の円筒型電極膜、
第３の円筒型電極膜の異方性のエッチングを行う工程と
、この第１のスペーサ膜、二つのサイドウォールをエッ
チングして除去する工程と、この絶縁膜、第１の円筒型
電極膜、第２の円筒型電極膜、第３の円筒型電極膜の表
面にキャパシタ絶縁膜を被着形成し、このキャパシタ絶
縁膜の表面に上部電極膜を被着形成する工程とを含むよ
うに構成する。
基板上の絶縁膜の表面に形成した下部電極膜の表面に円
柱状の第１のスペーサ膜を形成する工程と、この第１の
スペーサ膜及びこの下部電極膜の表面に第１の円筒型電
極膜を被着形成する工程と、この第１の円筒型電極膜の
全表面に第２のスペーサ膜を被着形成した後、この第２
のスペーサ膜の異方性のエッチングを行ってこの第１の
円筒型電極膜の垂直部の側壁にサイドウォールを形成す
る工程と、このサイドウオール及びこの第１の円筒型電
極膜の全表面に第２の円筒型電極膜を被着形成し、この
第２の円筒型電極膜の全表面に第３のスペーサ膜を被着
形成した後、この第３のスペーサ膜の異方性のエッチン
グを行い、この第２の円筒型電極膜の垂直部の側壁にサ
イドウォールを形成する工程と、このサイドウオール及
びこの第２の円筒型電極膜の全表面に第３の円筒型電極
膜を被着形成した後、この絶縁膜が露出するまでこの下
部電極膜、第１の円筒型電極膜、第２の円筒型電極膜、
第３の円筒型電極膜の異方性のエッチングを行う工程と
、この第１のスペーサ膜、二つのサイドウォールをエッ
チングして除去する工程と、この絶縁膜、第１の円筒型
電極膜、第２の円筒型電極膜、第３の円筒型電極膜の表
面にキャパシタ絶縁膜を被着形成し、このキャパシタ絶
縁膜の表面に上部電極膜を被着形成する工程とを含むよ
うに構成する。
【００１４】
【作用】即ち本発明においては半導体装置の下部電極を
、下部電極膜と接続する単一の円筒状または同心円の複
数の円筒型電極膜とから構成し、この下部電極の表面に
キャパシタ絶縁膜を介して上部電極膜を設ける構造にし
ており、このような構造の半導体装置を製造するために
、円筒型電極膜の表面に形成したスペーサ膜の異方性エ
ッチング処理を行って、これらの円筒型電極膜の側壁に
サイドウオールを形成する工程を複数回行い、最後に異
方性エッチングによりこれらの円筒型電極膜の上部を除
去した後、このサイドウォールをエッチングにより除去
し、このサイドウォールの除去部分の下部電極の表面に
キャパシタ絶縁膜を介して上部電極膜を被着形成するの
で、対向面積が広く、容量の大きなキャパシタを具備す
るＭＯＳ ＤＲＡＭのメモリセルを製造することが可能
となる。
、下部電極膜と接続する単一の円筒状または同心円の複
数の円筒型電極膜とから構成し、この下部電極の表面に
キャパシタ絶縁膜を介して上部電極膜を設ける構造にし
ており、このような構造の半導体装置を製造するために
、円筒型電極膜の表面に形成したスペーサ膜の異方性エ
ッチング処理を行って、これらの円筒型電極膜の側壁に
サイドウオールを形成する工程を複数回行い、最後に異
方性エッチングによりこれらの円筒型電極膜の上部を除
去した後、このサイドウォールをエッチングにより除去
し、このサイドウォールの除去部分の下部電極の表面に
キャパシタ絶縁膜を介して上部電極膜を被着形成するの
で、対向面積が広く、容量の大きなキャパシタを具備す
るＭＯＳ ＤＲＡＭのメモリセルを製造することが可能
となる。
【００１５】
【実施例】以下、本発明の同心円状の３つの円筒型電極
膜からなる下部電極を形成する一実施例について図１〜
図６により詳細に説明する。
膜からなる下部電極を形成する一実施例について図１〜
図６により詳細に説明する。
【００１６】図１は本発明の半導体装置のメモリセルの
構造を示す側断面図、図２〜図６は本発明による半導体
装置の製造方法の一実施例を工程順に示す側断面図であ
る。図１に示すようにフィールド酸化膜２で画定された
半導体基板１の表面にゲ−ト酸化膜３を介してゲート電
極４を設け、その両側の半導体基板１にソース５とドレ
イン６とを設け、その表面を被覆する絶縁膜７の表面に
下部電極膜８を形成している。この下部電極膜８には複
数の円筒型電極膜、即ち第１の円筒型電極膜１０，第２
の円筒型電極膜１２，第３の円筒型電極膜１４が接続し
て形成されており、この表面を被覆するキャパシタ絶縁
膜１５を介して上部電極膜１６を被着形成してキャパシ
タを形成している。
構造を示す側断面図、図２〜図６は本発明による半導体
装置の製造方法の一実施例を工程順に示す側断面図であ
る。図１に示すようにフィールド酸化膜２で画定された
半導体基板１の表面にゲ−ト酸化膜３を介してゲート電
極４を設け、その両側の半導体基板１にソース５とドレ
イン６とを設け、その表面を被覆する絶縁膜７の表面に
下部電極膜８を形成している。この下部電極膜８には複
数の円筒型電極膜、即ち第１の円筒型電極膜１０，第２
の円筒型電極膜１２，第３の円筒型電極膜１４が接続し
て形成されており、この表面を被覆するキャパシタ絶縁
膜１５を介して上部電極膜１６を被着形成してキャパシ
タを形成している。
【００１７】以下、本実施例の半導体装置の製造方法を
工程順に図２〜図６を参照して詳細に説明する。まず図
２（ａ） に示すように従来法と同様に、ｐ型の半導体
基板１上にＬＯＣＯＳ法によつて選択的にフィールド酸
化膜２を形成し、化学気相成長 （ＣＶＤ）法によって
ゲ−ト酸化膜３を介して導電性のポリシリコン膜からな
るゲート電極４を形成し、イオン注入によりｎ型のソー
ス５及びドレイン６を形成し、これらの表面にシリコン
酸化膜からなる膜厚 ３，０００Å程度の絶縁膜７を被
着形成する。
工程順に図２〜図６を参照して詳細に説明する。まず図
２（ａ） に示すように従来法と同様に、ｐ型の半導体
基板１上にＬＯＣＯＳ法によつて選択的にフィールド酸
化膜２を形成し、化学気相成長 （ＣＶＤ）法によって
ゲ−ト酸化膜３を介して導電性のポリシリコン膜からな
るゲート電極４を形成し、イオン注入によりｎ型のソー
ス５及びドレイン６を形成し、これらの表面にシリコン
酸化膜からなる膜厚 ３，０００Å程度の絶縁膜７を被
着形成する。
【００１８】つぎに図２（ｂ） に示すように、絶縁膜
７に設けた開口窓７ａを含む表面に導電性のポリシリコ
ン膜からなる膜厚１，０００〜２，０００Åの下部電極
膜８をＣＶＤ法により被着する。この開口窓７ａはソー
ス５と下部電極膜８とを接続する窓である。
７に設けた開口窓７ａを含む表面に導電性のポリシリコ
ン膜からなる膜厚１，０００〜２，０００Åの下部電極
膜８をＣＶＤ法により被着する。この開口窓７ａはソー
ス５と下部電極膜８とを接続する窓である。
【００１９】ついで図２（ｃ） に示すように、この下
部電極膜８の上に膜厚 ５，０００〜１０，０００Åの
シリコン酸化膜をＣＶＤ法により被着し、このシリコン
酸化膜をリソグラフィ技術によってパターンニングして
円柱状の第１のスペーサ膜９を形成する。
部電極膜８の上に膜厚 ５，０００〜１０，０００Åの
シリコン酸化膜をＣＶＤ法により被着し、このシリコン
酸化膜をリソグラフィ技術によってパターンニングして
円柱状の第１のスペーサ膜９を形成する。
【００２０】ここで図３（ａ） に示すように、この第
１のスペーサ膜９を含む絶縁膜７上に、膜厚１，０００
〜２，０００Åの導電性のポリシリコン膜からなる第１
の円筒型電極膜１０をＣＶＤ法により被着する。この場
合、第１の円筒型電極膜１０は第１のスペーサ膜９の周
囲を被覆して図示のように凸型に形成される。
１のスペーサ膜９を含む絶縁膜７上に、膜厚１，０００
〜２，０００Åの導電性のポリシリコン膜からなる第１
の円筒型電極膜１０をＣＶＤ法により被着する。この場
合、第１の円筒型電極膜１０は第１のスペーサ膜９の周
囲を被覆して図示のように凸型に形成される。
【００２１】ついで図３（ｂ） に示すように、この第
１の円筒型電極膜１０の表面に膜厚 １，０００〜２，
０００ Åのシリコン酸化膜からなる第２のスペーサ膜
１１をＣＶＤ法によって被着する。
１の円筒型電極膜１０の表面に膜厚 １，０００〜２，
０００ Åのシリコン酸化膜からなる第２のスペーサ膜
１１をＣＶＤ法によって被着する。
【００２２】そして図４（ａ） に示すように、ＲＩＥ
法によりこの第２のスペーサ膜１１の異方性エッチング
を行い、凸型の第１の円筒型電極膜１０の側壁にのみこ
の第２のスペーサ膜１１を円筒状のサイドウォール１１
ａ として残存させた後、このサイドウォール１１ａ
を含む第１の円筒型電極膜１０の表面に、膜厚１，００
０〜２，０００Åの導電性のポリシリコン膜からなる第
２の円筒型電極膜１２をＣＶＤ法により被着する。
法によりこの第２のスペーサ膜１１の異方性エッチング
を行い、凸型の第１の円筒型電極膜１０の側壁にのみこ
の第２のスペーサ膜１１を円筒状のサイドウォール１１
ａ として残存させた後、このサイドウォール１１ａ
を含む第１の円筒型電極膜１０の表面に、膜厚１，００
０〜２，０００Åの導電性のポリシリコン膜からなる第
２の円筒型電極膜１２をＣＶＤ法により被着する。
【００２３】つぎに図４（ｂ） に示すように、この第
２の円筒型電極膜１２の表面に膜厚 １，０００〜２，
０００ Åのシリコン酸化膜からなる第３のスペーサ膜
１３をＣＶＤ法によって被着する。
２の円筒型電極膜１２の表面に膜厚 １，０００〜２，
０００ Åのシリコン酸化膜からなる第３のスペーサ膜
１３をＣＶＤ法によって被着する。
【００２４】そして図５（ａ） に示すように、ＲＩＥ
法によりこの第３のスペーサ膜１３の異方性エッチング
を行い、第２の円筒型電極膜１２の側壁にのみこの第３
のスペーサ膜１３を円筒状のサイドウォール１３ａ と
して残存させた後、このサイドウォール１３ａ を含む
第２の円筒型電極膜１２の表面に、膜厚１，０００〜２
，０００Åの導電性のポリシリコン膜からなる第３の円
筒型電極膜１４をＣＶＤ法により被着する。
法によりこの第３のスペーサ膜１３の異方性エッチング
を行い、第２の円筒型電極膜１２の側壁にのみこの第３
のスペーサ膜１３を円筒状のサイドウォール１３ａ と
して残存させた後、このサイドウォール１３ａ を含む
第２の円筒型電極膜１２の表面に、膜厚１，０００〜２
，０００Åの導電性のポリシリコン膜からなる第３の円
筒型電極膜１４をＣＶＤ法により被着する。
【００２５】ついで図５（ｂ） に示すように、導電性
のポリシリコン膜からなる第１の円筒型電極膜１０、第
２の円筒型電極膜１２、第３の円筒型電極膜１４及び下
部電極膜８を同時に、ＲＩＥ法による異方性のエッチン
グを行い、円柱状の第１のスペーサ膜９、サイドウォー
ル１１ａ 、サイドウォール１３ａ の上部を露出させ
る。
のポリシリコン膜からなる第１の円筒型電極膜１０、第
２の円筒型電極膜１２、第３の円筒型電極膜１４及び下
部電極膜８を同時に、ＲＩＥ法による異方性のエッチン
グを行い、円柱状の第１のスペーサ膜９、サイドウォー
ル１１ａ 、サイドウォール１３ａ の上部を露出させ
る。
【００２６】つぎに図６（ａ） に示すように、このシ
リコン酸化膜からなる第１のスペーサ膜９、サイドウォ
ール１１ａ 、サイドウォール１３ａ を同時に弗酸系
溶液を用いたウェットエッチングによって除去する。
リコン酸化膜からなる第１のスペーサ膜９、サイドウォ
ール１１ａ 、サイドウォール１３ａ を同時に弗酸系
溶液を用いたウェットエッチングによって除去する。
【００２７】最後に図６（ｂ） に示すように、上記の
露出させた円筒状の第１の円筒型電極膜１０、第２の円
筒型電極膜１２及び第３の円筒型電極膜１４の全表面に
膜厚５０〜１００ Åのシリコン窒化膜からなるキャパ
シタ絶縁膜１５を形成し、このキャパシタ絶縁膜１５の
全表面に導電性のポリシリコン膜からなる上部電極膜１
６を被着し、このキャパシタ絶縁膜１５と上部電極膜１
６とを同時にパタ−ンニングしてキャパシタを完成する
。この際、キャパシタ絶縁膜１５及び上部電極膜１６は
ＣＶＤ法によって被着させるので被覆性が良く、狭い溝
状の部分まで確実に被覆させることができる。
露出させた円筒状の第１の円筒型電極膜１０、第２の円
筒型電極膜１２及び第３の円筒型電極膜１４の全表面に
膜厚５０〜１００ Åのシリコン窒化膜からなるキャパ
シタ絶縁膜１５を形成し、このキャパシタ絶縁膜１５の
全表面に導電性のポリシリコン膜からなる上部電極膜１
６を被着し、このキャパシタ絶縁膜１５と上部電極膜１
６とを同時にパタ−ンニングしてキャパシタを完成する
。この際、キャパシタ絶縁膜１５及び上部電極膜１６は
ＣＶＤ法によって被着させるので被覆性が良く、狭い溝
状の部分まで確実に被覆させることができる。
【００２８】上記のような製造方法によれば、導電性の
ポリシリコン膜からなる下部電極膜８と接続した第１の
円筒型電極膜１０、第２の円筒型電極膜１２、第３の円
筒型電極膜１４の表面積が極めて大きくなるので、キャ
パシタの容量を著しく増加させることが可能となる。従
って、本発明により製造したＭＯＳ ＤＲＡＭのＭＯＳ
メモリセルは微小な領域に集積度の高いメモリ素子を微
細に形成すると同時に、極めて大容量のキャパシタを形
成させることができる。
ポリシリコン膜からなる下部電極膜８と接続した第１の
円筒型電極膜１０、第２の円筒型電極膜１２、第３の円
筒型電極膜１４の表面積が極めて大きくなるので、キャ
パシタの容量を著しく増加させることが可能となる。従
って、本発明により製造したＭＯＳ ＤＲＡＭのＭＯＳ
メモリセルは微小な領域に集積度の高いメモリ素子を微
細に形成すると同時に、極めて大容量のキャパシタを形
成させることができる。
【００２９】本実施例においては円筒型電極膜を３個用
いているが、円筒型電極膜の数は３個に限定されるもの
ではない。
いているが、円筒型電極膜の数は３個に限定されるもの
ではない。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によりＭＯＳ ＤＲＡＭのＭＯＳメモリを製造すれば、
形成領域が微小化してメモリ素子が微細化しても、キャ
パシタの容量を増大させることが可能となるので、高速
化，高信頼化などの半導体装置の性能向上に顕著に寄与
する利点があり、著しい経済的及び、信頼性向上の効果
が期待できる半導体装置及びその製造方法の提供が可能
である。
によりＭＯＳ ＤＲＡＭのＭＯＳメモリを製造すれば、
形成領域が微小化してメモリ素子が微細化しても、キャ
パシタの容量を増大させることが可能となるので、高速
化，高信頼化などの半導体装置の性能向上に顕著に寄与
する利点があり、著しい経済的及び、信頼性向上の効果
が期待できる半導体装置及びその製造方法の提供が可能
である。
【図１】 本発明の半導体装置のメモリセルの構造を
示す側断面図、
示す側断面図、
【図２】 本発明による半導体装置の製造方法の一実
施例を工程順に示す側断面図（１） 、
施例を工程順に示す側断面図（１） 、
【図３】 本発明による半導体装置の製造方法の一実
施例を工程順に示す側断面図（２） 、
施例を工程順に示す側断面図（２） 、
【図４】 本発明による半導体装置の製造方法の一実
施例を工程順に示す側断面図（３） 、
施例を工程順に示す側断面図（３） 、
【図５】 本発明による半導体装置の製造方法の一実
施例を工程順に示す側断面図（４） 、
施例を工程順に示す側断面図（４） 、
【図６】 本発明による半導体装置の製造方法の一実
施例を工程順に示す側断面図（５） 、
施例を工程順に示す側断面図（５） 、
【図７】 従来の半導体装置のメモリセルの構造を示
す側断面図、
す側断面図、
【図８】 従来の半導体装置の製造方法を工程順に示
す側断面図、
す側断面図、
１は半導体基板、
２はフィールド酸化膜、
３はゲ−ト酸化膜、
４はゲート電極、
５はソース、
６はドレイン、
７は絶縁膜、
７ａは開口窓、
８は下部電極膜、
９は第１のスペーサ膜、
１０は第１の円筒型電極膜、
１１は第２のスペーサ膜、
１１ａ はサイドウォール、
１２は第２の円筒型電極膜、
１３は第３のスペーサ膜、
１３ａ はサイドウォール、
１４は第３の円筒型電極膜、
１５はキャパシタ絶縁膜、
１６は上部電極膜、
Claims (3)
- 【請求項１】 キャパシタ絶縁膜を介して下部電極と
上部電極とが対向するキャパシタを具備する半導体装置
であって、前記下部電極が、下部電極膜（８） と接続
する単一または複数の円筒型電極膜（１０，１２，１４
）とから構成され、前記上部電極が、前記円筒型電極膜
（１０，１２，１４）の表面を被覆するキャパシタ絶縁
膜（１５）を介して前記円筒型電極膜（１０，１２，１
４）と対向して設けられてなることを特徴とする半導体
装置。 - 【請求項２】 半導体基板（１） 上の絶縁膜（７）
の表面に形成した下部電極膜（８） の表面に円柱状
の第１のスペーサ膜（９） を形成する工程と、該第１
のスペーサ膜（９） 及び前記下部電極膜（８） の表
面に第１の円筒型電極膜（１０）を被着形成する工程と
、該第１の円筒型電極膜（１０）の全表面に第２のスペ
ーサ膜（１１）を被着形成した後、該第２のスペーサ膜
（１１）の異方性のエッチングを行って前記第１の円筒
型電極膜（１０）の垂直部の側壁にサイドウォール（１
１ａ） を形成する工程と、該サイドウオール（１１ａ
） 及び前記第１の円筒型電極膜（１０）の全表面に第
２の円筒型電極膜（１２）を被着し、該第２の円筒型電
極膜（１２）の全表面に第３のスペーサ膜（１３）を被
着形成した後、該第３のスペーサ膜（１３）の異方性の
エッチングを行い、前記第２の円筒型電極膜（１２）の
垂直部の側壁にサイドウォール（１３ａ） を形成する
工程と、該サイドウオール（１３ａ） 及び前記第２の
円筒型電極膜（１２）の全表面に第３の円筒型電極膜（
１４）を被着形成した後、前記絶縁膜（７） が露出す
るまで前記下部電極膜（８） 、第１の円筒型電極膜（
１０）、第２の円筒型電極膜（１２）、第３の円筒型電
極膜（１４）の異方性のエッチングを行う工程と、前記
第１のスペーサ膜（９） 、サイドウォール（１１ａ）
、サイドウォール（１３ａ） をエッチングして除去
する工程と、前記絶縁膜（７） 、第１の円筒型電極膜
（１０）、第２の円筒型電極膜（１２）、第３の円筒型
電極膜（１４）の表面にキャパシタ絶縁膜（１５）を被
着形成し、該キャパシタ絶縁膜（１５）の表面に上部電
極膜（１６）を被着形成する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法
において、前記第１のスペーサ膜（９） を角柱状とし
、前記の第１の円筒型電極膜（１０）、第２のスペーサ
膜（１１）、第２の円筒型電極膜（１２）、第３のスペ
ーサ膜（１３）、第３の円筒型電極膜（１４）を角筒型
とすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026004A JPH04264767A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026004A JPH04264767A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264767A true JPH04264767A (ja) | 1992-09-21 |
Family
ID=12181557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026004A Withdrawn JPH04264767A (ja) | 1991-02-20 | 1991-02-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264767A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350965A (ja) * | 1991-05-23 | 1992-12-04 | Samsung Electron Co Ltd | 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造 |
| EP0595360A1 (en) * | 1992-10-30 | 1994-05-04 | Nec Corporation | Method of manufacturing a semiconductor device having a cylindrical electrode |
| JPH06188382A (ja) * | 1991-12-31 | 1994-07-08 | Hyundai Electron Ind Co Ltd | 半導体記憶装置の電荷蓄積電極製造方法 |
| US5508222A (en) * | 1993-12-13 | 1996-04-16 | Nec Corporation | Fabrication process for semiconductor device |
| US5753949A (en) * | 1995-09-29 | 1998-05-19 | Nec Corporation | Semiconductor device wherein one of capacitor electrodes comprises a conductor pole and conductor layer |
| US5835337A (en) * | 1995-09-29 | 1998-11-10 | Nec Corporation | Stacked capacitor having a corrugated electrode |
| US5939747A (en) * | 1996-11-13 | 1999-08-17 | Oki Electric Industry Co., Ltd. | Capacitor produced in a semiconductor device |
| US6054360A (en) * | 1996-06-04 | 2000-04-25 | Nec Corporation | Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film |
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
-
1991
- 1991-02-20 JP JP3026004A patent/JPH04264767A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5837594A (en) * | 1995-09-29 | 1998-11-17 | Nec Corporation | Method of manufacturing a semiconductor device wherein one of capacitor electrodes comprises a conductor pole and a tray-shaped conductor layer |
| US6022772A (en) * | 1995-09-29 | 2000-02-08 | Nec Corporation | Stacked capacitor having a corrugated electrode |
| US6054360A (en) * | 1996-06-04 | 2000-04-25 | Nec Corporation | Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film |
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