JPH04265038A - メモリ長可変のエラスティックストア - Google Patents
メモリ長可変のエラスティックストアInfo
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- JPH04265038A JPH04265038A JP9126519A JP2651991A JPH04265038A JP H04265038 A JPH04265038 A JP H04265038A JP 9126519 A JP9126519 A JP 9126519A JP 2651991 A JP2651991 A JP 2651991A JP H04265038 A JPH04265038 A JP H04265038A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送システムに
おけるデータの速度変換等によく使用される複数の内部
メモリからなるエラスティックストアＥＳに係り、特に
その複数の内部メモリの使用法に関する。現在の ＥＳ
は入力データに対して、該入力データのビット数に等
しいメモリ長をもつ複数のメモリが固定的に割当てられ
ており、回路設計で ＥＳ を使用する場合、例えば
２５６−ＥＳ の場合は ２５６ ｂｉｔのメモリ機能
をもつ１個の部品ＥＳとして、そのＥＳの使用範囲が限
定されてしまう。今後の高度で且つ柔軟な回路設計を行
う場合に対応して，部品としての ＥＳ の使用範囲を
拡げたメモリ長が可変のエラスティックストアが望まれ
ている。
おけるデータの速度変換等によく使用される複数の内部
メモリからなるエラスティックストアＥＳに係り、特に
その複数の内部メモリの使用法に関する。現在の ＥＳ
は入力データに対して、該入力データのビット数に等
しいメモリ長をもつ複数のメモリが固定的に割当てられ
ており、回路設計で ＥＳ を使用する場合、例えば
２５６−ＥＳ の場合は ２５６ ｂｉｔのメモリ機能
をもつ１個の部品ＥＳとして、そのＥＳの使用範囲が限
定されてしまう。今後の高度で且つ柔軟な回路設計を行
う場合に対応して，部品としての ＥＳ の使用範囲を
拡げたメモリ長が可変のエラスティックストアが望まれ
ている。
【０００２】
【従来の技術】従来の ＥＳ の内部構成を、一例とし
て ４Ｋ−ＥＳ ＬＳｉの場合を図６に示す。但し、Ｅ
Ｓの機能のうち内部アドレスカウンタのインヒビット機
能およびチップセレクト機能は本発明に直接関係が無い
ので省略する。図中、２００ 〜２０３ は内部の４個
のメモリであり，各メモリの最大メモリ長が １０２４
（１Ｋ） ビットである。２１０のＤｉ０ 〜Ｄｉ３
はデータ入力端子であり，２１１ のＤｏ０ 〜Ｄｏ３
はデータ出力端子であって前記メモリ２００ 〜２０
３ に１対１に割当てられる。２０４ は書込みアドレ
スカウンタであり、入力データに同期したクロック（Ｗ
ＣＫ）２０６の１０２４個を計数する毎にリセットされ
、入力データ２１２ をメモリ２００ 〜２０３ の各
々に書込むための書込みアドレス０ 〜１０２３を生成
し、２０５ は読出しアドレスカウンタであって、メモ
リ２００ 〜２０３ からの各出力データ２１３に同期
したクロック（ＲＣＫ）２０８の１０２４個を計数する
毎にリセットされ、各出力データ２１３を読出すための
読出しアドレス０ 〜１０２３を生成する。２０６ の
ＷＣＫ は、クロック入力端子であり前記入力データ２
１２ に同期したクロックをカウンタ２０４ へ供給す
る。２０７ のＸＷＲ は、書込みアドレスカウンタ２
０４ を先頭アドレス０ にリセットする負極性制御信
号の入力端子である。２０８ のＲＣＫ は、各メモリ
からデータ２１３を読出すためにカウンタ２０５ へ入
力される読出しクロックの入力端子であり、２０９ の
ＸＲＲ は、読出しアドレスカウンタ２０５ を先頭ア
ドレス０ にリセットする負極性制御信号の入力端子で
ある。図示の様に、従来のＥＳは、４本の入力データ２
１２に対して夫々、メモリ長の固定された（最大のメモ
リ長が １０２４ ビット）メモリ２００ 〜２０３が
同数４だけ１個づつ割当てられており、各メモリへの書
込みアドレスと読出しアドレスとが共通である構成であ
った。
て ４Ｋ−ＥＳ ＬＳｉの場合を図６に示す。但し、Ｅ
Ｓの機能のうち内部アドレスカウンタのインヒビット機
能およびチップセレクト機能は本発明に直接関係が無い
ので省略する。図中、２００ 〜２０３ は内部の４個
のメモリであり，各メモリの最大メモリ長が １０２４
（１Ｋ） ビットである。２１０のＤｉ０ 〜Ｄｉ３
はデータ入力端子であり，２１１ のＤｏ０ 〜Ｄｏ３
はデータ出力端子であって前記メモリ２００ 〜２０
３ に１対１に割当てられる。２０４ は書込みアドレ
スカウンタであり、入力データに同期したクロック（Ｗ
ＣＫ）２０６の１０２４個を計数する毎にリセットされ
、入力データ２１２ をメモリ２００ 〜２０３ の各
々に書込むための書込みアドレス０ 〜１０２３を生成
し、２０５ は読出しアドレスカウンタであって、メモ
リ２００ 〜２０３ からの各出力データ２１３に同期
したクロック（ＲＣＫ）２０８の１０２４個を計数する
毎にリセットされ、各出力データ２１３を読出すための
読出しアドレス０ 〜１０２３を生成する。２０６ の
ＷＣＫ は、クロック入力端子であり前記入力データ２
１２ に同期したクロックをカウンタ２０４ へ供給す
る。２０７ のＸＷＲ は、書込みアドレスカウンタ２
０４ を先頭アドレス０ にリセットする負極性制御信
号の入力端子である。２０８ のＲＣＫ は、各メモリ
からデータ２１３を読出すためにカウンタ２０５ へ入
力される読出しクロックの入力端子であり、２０９ の
ＸＲＲ は、読出しアドレスカウンタ２０５ を先頭ア
ドレス０ にリセットする負極性制御信号の入力端子で
ある。図示の様に、従来のＥＳは、４本の入力データ２
１２に対して夫々、メモリ長の固定された（最大のメモ
リ長が １０２４ ビット）メモリ２００ 〜２０３が
同数４だけ１個づつ割当てられており、各メモリへの書
込みアドレスと読出しアドレスとが共通である構成であ
った。
【０００３】
【発明が解決しようとする課題】従来の内部にメモリを
複数個持つ ＥＳ は、上述の如く、１つの入力データ
に対し１つのメモリが割当てられていて各メモリのメモ
リ長が入力データのビット長に固定されているので、Ｅ
Ｓへの入力データの長さが可変の場合や、又は回路設計
の仕様変更で入力データ長が大幅に長くなった場合に直
ぐ対応することが出来ず、内部のメモリ素子の変更など
部品ベースの取替作業となるという問題があった。本発
明の目的は、入力データのビット長が変化した時に直ぐ
対応することが出来るメモリ長が単位長の整数倍で可変
のエラスティックストアを実現することにある。
複数個持つ ＥＳ は、上述の如く、１つの入力データ
に対し１つのメモリが割当てられていて各メモリのメモ
リ長が入力データのビット長に固定されているので、Ｅ
Ｓへの入力データの長さが可変の場合や、又は回路設計
の仕様変更で入力データ長が大幅に長くなった場合に直
ぐ対応することが出来ず、内部のメモリ素子の変更など
部品ベースの取替作業となるという問題があった。本発
明の目的は、入力データのビット長が変化した時に直ぐ
対応することが出来るメモリ長が単位長の整数倍で可変
のエラスティックストアを実現することにある。
【０００４】
【課題を解決するための手段】この目的は、図１の原理
図の如く、内部に各々が同じビット数Ｘ の入力データ
を記憶する複数個ｎ のメモリ２００〜２０ｎ を持ち
該内部メモリの数ｎ と同数の外部データを入力するデ
ータ入力端子Ｄｉ０ 〜Ｄｉｎ と外部へデータを出力
するデータ出力端子Ｄｏ０ 〜Ｄｏｎ とを有するエラ
スティックストアにおいて、該データ入力端子Ｄｉ０
〜Ｄｉｎ に外部から入力するデータと同期した書込み
クロックＷＣＫ を該内部の各メモリが記憶するビット
数Ｘ だけ計数する毎に桁上げし該内部メモリの数ｎ
だけ計数して書込みアドレスＡ０〜Ａ Ｘ−１ と書込
み制御信号ＷＣｏとを生成する書込みアドレスカウンタ
１ と、該データ出力端子から外部へ出力するデータと
同期した読出しクロック（ＲＣＫ）を前記内部の各メモ
リが記憶するビット数（Ｘ）だけ計数する毎に桁上げし
該内部メモリの数（ｎ）だけ計数してアドレスＡ０〜Ａ
Ｘ−１と読出し制御信号ＲＣｏ とを生成する読出し
アドレスカウンタ２ と、該書込み制御信号ＷＣｏによ
り外部からの入力データから、各メモリのビット数Ｘ
の ２倍，３倍など内部メモリの数ｎ 倍までのメモリ
長にモード化したデータの１つを５のモード選択信号（
ＭＳＥＬ）により選択して， 内部の各メモリ２００
〜２０ｎへ書込ませる入力側制御部３ と、該入力側制
御部からの制御信号（４０４）と前記読出しアドレスカ
ウンタの出力の読出し制御信号（ＲＣｏ）とにより，
前記内部メモリから読み出す出力データを制御する出力
側制御部４とを具えた本発明の構成によって達成される
。
図の如く、内部に各々が同じビット数Ｘ の入力データ
を記憶する複数個ｎ のメモリ２００〜２０ｎ を持ち
該内部メモリの数ｎ と同数の外部データを入力するデ
ータ入力端子Ｄｉ０ 〜Ｄｉｎ と外部へデータを出力
するデータ出力端子Ｄｏ０ 〜Ｄｏｎ とを有するエラ
スティックストアにおいて、該データ入力端子Ｄｉ０
〜Ｄｉｎ に外部から入力するデータと同期した書込み
クロックＷＣＫ を該内部の各メモリが記憶するビット
数Ｘ だけ計数する毎に桁上げし該内部メモリの数ｎ
だけ計数して書込みアドレスＡ０〜Ａ Ｘ−１ と書込
み制御信号ＷＣｏとを生成する書込みアドレスカウンタ
１ と、該データ出力端子から外部へ出力するデータと
同期した読出しクロック（ＲＣＫ）を前記内部の各メモ
リが記憶するビット数（Ｘ）だけ計数する毎に桁上げし
該内部メモリの数（ｎ）だけ計数してアドレスＡ０〜Ａ
Ｘ−１と読出し制御信号ＲＣｏ とを生成する読出し
アドレスカウンタ２ と、該書込み制御信号ＷＣｏによ
り外部からの入力データから、各メモリのビット数Ｘ
の ２倍，３倍など内部メモリの数ｎ 倍までのメモリ
長にモード化したデータの１つを５のモード選択信号（
ＭＳＥＬ）により選択して， 内部の各メモリ２００
〜２０ｎへ書込ませる入力側制御部３ と、該入力側制
御部からの制御信号（４０４）と前記読出しアドレスカ
ウンタの出力の読出し制御信号（ＲＣｏ）とにより，
前記内部メモリから読み出す出力データを制御する出力
側制御部４とを具えた本発明の構成によって達成される
。
【０００５】
【作用】本発明では、外部から入力するモード選択信号
（ＭＳＥＬ）５ により、入力側制御部３ にて，書込
みアドレスカウンタ１ の出力で入力データを書き込む
のに必要な内部メモリ２００ 〜２０ｎ のメモリ長を
自由に選択し、読出しアドレスカウンタ２ の出力で読
出すデータを，出力側制御部４ にて制御し出力するこ
とが可能であるので、ＥＳへの入力データの長さが可変
する場合や、回路設計の仕様変更等により入力データの
ビット長が大幅に長くなるといった場合に、部品変更等
を必要とせず、柔軟に対応することが出来る。
（ＭＳＥＬ）５ により、入力側制御部３ にて，書込
みアドレスカウンタ１ の出力で入力データを書き込む
のに必要な内部メモリ２００ 〜２０ｎ のメモリ長を
自由に選択し、読出しアドレスカウンタ２ の出力で読
出すデータを，出力側制御部４ にて制御し出力するこ
とが可能であるので、ＥＳへの入力データの長さが可変
する場合や、回路設計の仕様変更等により入力データの
ビット長が大幅に長くなるといった場合に、部品変更等
を必要とせず、柔軟に対応することが出来る。
【０００６】
【実施例】図２は本発明の実施例のメモリ長可変のエラ
スティックストアの構成を示すブロック図であり、エラ
スティックストアＥＳの内部の各メモリのビット数Ｘ
が１０２４ビット（１Ｋ）であり， 内部のメモリの個
数ｎ が４個の ４Ｋ−ＥＳの場合を示す。図３はその
実施例の入力側制御部の回路図であり、図４はその出力
側制御部の回路図を示す。又図５に本実施例の４Ｋ−Ｅ
Ｓの場合のモード選択信号ＭＳＥＬを表す２ビット０，
１を入力する２個の入力端子を設け，その ０，１の４
種類の組合せ ００，０１，１０，１１に応じたモード
（ａ），（ｂ），（ｃ），（ｄ） のデータの入出力条
件の一例の表を示す。
スティックストアの構成を示すブロック図であり、エラ
スティックストアＥＳの内部の各メモリのビット数Ｘ
が１０２４ビット（１Ｋ）であり， 内部のメモリの個
数ｎ が４個の ４Ｋ−ＥＳの場合を示す。図３はその
実施例の入力側制御部の回路図であり、図４はその出力
側制御部の回路図を示す。又図５に本実施例の４Ｋ−Ｅ
Ｓの場合のモード選択信号ＭＳＥＬを表す２ビット０，
１を入力する２個の入力端子を設け，その ０，１の４
種類の組合せ ００，０１，１０，１１に応じたモード
（ａ），（ｂ），（ｃ），（ｄ） のデータの入出力条
件の一例の表を示す。
【０００７】以下に、図５の表の４組のモード（ａ），
（ｂ），（ｃ），（ｄ） について、図２〜図４を用い
て説明する。モード（ａ） は、先ず入力端Ｄｉ０ 〜
Ｄｉ３ の入力データ３１０ 〜３１３ の４本の入力
データに対して４個のメモリ２００ 〜２０３ を夫々
個別に割当てる従来の場合であり、この時の、５のモー
ド選択信号ＭＳＥＬの設定を、ＭＳＥＬ（１，０）＝０
，０ とする。すると、図３の入力側制御部３の内部の
４０３のデコーダ ２：４ ＤＥＣの出力は、そのＭ
０が‘１’となり， ４０１ のメモリへの入力データ
生成部で， 入力端Ｄｉ０ 〜Ｄｉ３ のデータ３１０
〜３１３ が出力データ３１８ 〜３２１ のＤｉ０
′〜Ｄｉ３ ′となり、各メモリ２００ 〜２０３
へデータを割り当てる。又、４０２ のＷＥ制御部から
各メモリ２００ 〜２０３ への書込イネーブル信号Ｗ
Ｅ０ 〜ＷＥ３ は、前記Ｍ０＝‘１’により強制的に
‘１’とされ、各メモリは常に書込みが行なえる状態と
なる。又、図４の出力側制御部４では、入力側制御部３
から受けた制御信号４０４ が、５０１ の出力データ
選択部および５０２ のＲＥ制御部へ入力され、出力デ
ータ選択部５０１ では、Ｍ０＝‘１’であるため、各
メモリ２００ 〜２０３ の読出データ３２６ 〜３２
９ を， 外部の出力端Ｄｏ０ 〜Ｄｏ３ の３１４
〜３１７ へ夫々割り当てる。又、ＲＥ制御部５０２で
は、入力側制御部３から受けた制御信号４０４ のＭ０
が‘１’であるので、各メモリへの読出イネーブル信号
ＲＥ０ 〜ＲＥ３を、強制的に‘１’とし，各メモリは
常に読出しが行なえる状態となる。即ち通常の４Ｋ−Ｅ
Ｓ エラスティックストアと同じ動作を行う。
（ｂ），（ｃ），（ｄ） について、図２〜図４を用い
て説明する。モード（ａ） は、先ず入力端Ｄｉ０ 〜
Ｄｉ３ の入力データ３１０ 〜３１３ の４本の入力
データに対して４個のメモリ２００ 〜２０３ を夫々
個別に割当てる従来の場合であり、この時の、５のモー
ド選択信号ＭＳＥＬの設定を、ＭＳＥＬ（１，０）＝０
，０ とする。すると、図３の入力側制御部３の内部の
４０３のデコーダ ２：４ ＤＥＣの出力は、そのＭ
０が‘１’となり， ４０１ のメモリへの入力データ
生成部で， 入力端Ｄｉ０ 〜Ｄｉ３ のデータ３１０
〜３１３ が出力データ３１８ 〜３２１ のＤｉ０
′〜Ｄｉ３ ′となり、各メモリ２００ 〜２０３
へデータを割り当てる。又、４０２ のＷＥ制御部から
各メモリ２００ 〜２０３ への書込イネーブル信号Ｗ
Ｅ０ 〜ＷＥ３ は、前記Ｍ０＝‘１’により強制的に
‘１’とされ、各メモリは常に書込みが行なえる状態と
なる。又、図４の出力側制御部４では、入力側制御部３
から受けた制御信号４０４ が、５０１ の出力データ
選択部および５０２ のＲＥ制御部へ入力され、出力デ
ータ選択部５０１ では、Ｍ０＝‘１’であるため、各
メモリ２００ 〜２０３ の読出データ３２６ 〜３２
９ を， 外部の出力端Ｄｏ０ 〜Ｄｏ３ の３１４
〜３１７ へ夫々割り当てる。又、ＲＥ制御部５０２で
は、入力側制御部３から受けた制御信号４０４ のＭ０
が‘１’であるので、各メモリへの読出イネーブル信号
ＲＥ０ 〜ＲＥ３を、強制的に‘１’とし，各メモリは
常に読出しが行なえる状態となる。即ち通常の４Ｋ−Ｅ
Ｓ エラスティックストアと同じ動作を行う。
【０００８】次にモード（ｂ） は、メモリ長が単位長
１０２４（１Ｋ）ビットの２倍の場合、即ち１０２４ｘ
２＝ ２０４８ビットの場合である。この時の、５の
モード選択信号ＭＳＥＬの設定をＭＳＥＬ（１，０）＝
０，１ とする。すると、図３の入力側制御部３内の
４０３のデコーダの ２：４ＤＥＣの出力は、その Ｍ
１ のみ‘１’となる。この結果、４０１ のメモリへ
の入力データ生成部では、入力端子Ｄｉ０ 〜Ｄｉ３
の入力データ３１０ 〜３１３ と出力データ３１８
〜３２１ のＤｉ０ ′〜Ｄｉ３ ′との関係は、入力
データ３１０ が出力データ３１８，３１９ となり、
入力データ３１２ が出力データ３２０，３２１ とな
るように割当てが行われる。この時、入力データ３１１
，３１３ は使用不可。 又、４０２ のＷＥ制御部では、書込みアドレスカウン
タ１からの書込み制御信号ＷＣｏ をイネーブル信号Ｅ
Ｎとして計数動作をする書込みメモリイネーブルカウン
タ４０５ を持っており、このカウンタ４０５の出力を
デコードするデコーダ４０６ の出力を基にして書込み
イネーブル信号ＷＥ０ 〜ＷＥ３ を生成している。前
記 Ｍ１ ＝‘１’ の時、カウンタ４０５ は２進カ
ウンタとなり， ２：４ ＤＥＣ のデコーダ４０６
の出力は、その Ｅ０ と Ｅ１が交互に‘１’を出力
するので、各メモリへのＷＥ信号は、そのＥ０がメモリ
２００ へのＷＥ０３２２， メモリ２０２ へのＷＥ
２３２４となり、そのＥ１がメモリ２０１ へのＷＥ０
３２３， メモリ２０３ へのＷＥ３３２５となって、
結果的に、入力データ３１０ はメモリ２００ と２０
１ に、入力データ３１２ はメモリ２０２ と２０３
に交互に書込みが行われる。即ち、メモリ長が ２０
４８ ビットのメモリの２００ と２０１ 及び２０２
と２０３ にデータが書き込まれる。次に図４の出力
側制御部４では図３の入力側制御部３からの制御信号４
０４ としてＭ１＝‘１’ を入力する事により、５０
１ の出力データ選択部では、メモリ２００，２０１
の出力を ３１４の出力端子Ｄｏ０ に、又、メモリ２
０２，２０３ の出力を ３１６の出力端子Ｄｏ２に割
当て、各メモリの出力はＲＥ制御部５０２ にて生成さ
れたＲＥ信号のＲＥ０ 〜ＲＥ３ の３３０ 〜３３３
に従って行われる。また、この時、ＲＥ制御部５０２
では、読出しアドレスカウンタ２からの３３５ の読
出し制御信号ＲＣｏ をイネーブル信号ＥＮとして動作
する読出しメモリイネーブルカウンタ５０５ を持って
おり、このカウンタ５０５の出力をデコードするデコー
ダ５０６ の出力を基にし各メモリの読出しイネーブル
信号ＲＥ０ 〜ＲＥ３ を生成している。図３の入力側
制御部３からの４０４ の制御信号は、Ｍ１＝‘１’
であるので、カウンタ４０５ と同様に、カウンタ５０
５ は２進カウンタとなり、デコーダ５０６ の出力は
、Ｅ０と Ｅ１ が交互に‘１’を出力するので、各メ
モリへの読出しイネーブル信号ＲＥ０ 〜ＲＥ３ は、
そのＥ０がメモリ２００ へのＲＥ０３３０， メモリ
２０２ へのＲＥ２３３２となり、そのＥ１がメモリ２
０１ へのＲＥ０３３１， メモリ２０３ へのＲＥ３
３３３となって、結果的にメモリの読出データ出力３
２６，３２７ は出力端子３１４ より、読出データ出
力３２８，３２９ は出力端子３１６ より交互に出力
される。即ち、ＲＥ制御部５０２ とＷＥ制御部４０２
では、カウンタ５０５ とカウンタ４０５ のリセッ
ト信号ＸＲＲ，ＸＷＲ 及び入力クロック信号Ｒｃｋ，
Ｗｃｋ が夫々独立している点が違うだけで、動作的に
は全く同一である。これは、書込みと同様に読出し動作
も行なわねばならぬ為である。
１０２４（１Ｋ）ビットの２倍の場合、即ち１０２４ｘ
２＝ ２０４８ビットの場合である。この時の、５の
モード選択信号ＭＳＥＬの設定をＭＳＥＬ（１，０）＝
０，１ とする。すると、図３の入力側制御部３内の
４０３のデコーダの ２：４ＤＥＣの出力は、その Ｍ
１ のみ‘１’となる。この結果、４０１ のメモリへ
の入力データ生成部では、入力端子Ｄｉ０ 〜Ｄｉ３
の入力データ３１０ 〜３１３ と出力データ３１８
〜３２１ のＤｉ０ ′〜Ｄｉ３ ′との関係は、入力
データ３１０ が出力データ３１８，３１９ となり、
入力データ３１２ が出力データ３２０，３２１ とな
るように割当てが行われる。この時、入力データ３１１
，３１３ は使用不可。 又、４０２ のＷＥ制御部では、書込みアドレスカウン
タ１からの書込み制御信号ＷＣｏ をイネーブル信号Ｅ
Ｎとして計数動作をする書込みメモリイネーブルカウン
タ４０５ を持っており、このカウンタ４０５の出力を
デコードするデコーダ４０６ の出力を基にして書込み
イネーブル信号ＷＥ０ 〜ＷＥ３ を生成している。前
記 Ｍ１ ＝‘１’ の時、カウンタ４０５ は２進カ
ウンタとなり， ２：４ ＤＥＣ のデコーダ４０６
の出力は、その Ｅ０ と Ｅ１が交互に‘１’を出力
するので、各メモリへのＷＥ信号は、そのＥ０がメモリ
２００ へのＷＥ０３２２， メモリ２０２ へのＷＥ
２３２４となり、そのＥ１がメモリ２０１ へのＷＥ０
３２３， メモリ２０３ へのＷＥ３３２５となって、
結果的に、入力データ３１０ はメモリ２００ と２０
１ に、入力データ３１２ はメモリ２０２ と２０３
に交互に書込みが行われる。即ち、メモリ長が ２０
４８ ビットのメモリの２００ と２０１ 及び２０２
と２０３ にデータが書き込まれる。次に図４の出力
側制御部４では図３の入力側制御部３からの制御信号４
０４ としてＭ１＝‘１’ を入力する事により、５０
１ の出力データ選択部では、メモリ２００，２０１
の出力を ３１４の出力端子Ｄｏ０ に、又、メモリ２
０２，２０３ の出力を ３１６の出力端子Ｄｏ２に割
当て、各メモリの出力はＲＥ制御部５０２ にて生成さ
れたＲＥ信号のＲＥ０ 〜ＲＥ３ の３３０ 〜３３３
に従って行われる。また、この時、ＲＥ制御部５０２
では、読出しアドレスカウンタ２からの３３５ の読
出し制御信号ＲＣｏ をイネーブル信号ＥＮとして動作
する読出しメモリイネーブルカウンタ５０５ を持って
おり、このカウンタ５０５の出力をデコードするデコー
ダ５０６ の出力を基にし各メモリの読出しイネーブル
信号ＲＥ０ 〜ＲＥ３ を生成している。図３の入力側
制御部３からの４０４ の制御信号は、Ｍ１＝‘１’
であるので、カウンタ４０５ と同様に、カウンタ５０
５ は２進カウンタとなり、デコーダ５０６ の出力は
、Ｅ０と Ｅ１ が交互に‘１’を出力するので、各メ
モリへの読出しイネーブル信号ＲＥ０ 〜ＲＥ３ は、
そのＥ０がメモリ２００ へのＲＥ０３３０， メモリ
２０２ へのＲＥ２３３２となり、そのＥ１がメモリ２
０１ へのＲＥ０３３１， メモリ２０３ へのＲＥ３
３３３となって、結果的にメモリの読出データ出力３
２６，３２７ は出力端子３１４ より、読出データ出
力３２８，３２９ は出力端子３１６ より交互に出力
される。即ち、ＲＥ制御部５０２ とＷＥ制御部４０２
では、カウンタ５０５ とカウンタ４０５ のリセッ
ト信号ＸＲＲ，ＸＷＲ 及び入力クロック信号Ｒｃｋ，
Ｗｃｋ が夫々独立している点が違うだけで、動作的に
は全く同一である。これは、書込みと同様に読出し動作
も行なわねばならぬ為である。
【０００９】次にモード（ｃ） は、メモリ長が単位長
１０２４ビットの３倍の場合、即ち１０２４ ｘ ３＝
３０７２ビットの場合であるが、この場合も、モード
（ｂ） と考え方は全く同じで、３０３ のモード選択
信号ＭＳＥＬの設定を、ＭＳＥＬ（１，０）＝１，０
とする事により、４０４ の制御信号は、Ｍ２のみ‘１
’となり、入力データ３１０ 〜３１３ とメモリ書込
みデータ３１８ 〜３２１ の関係およびメモリ読出し
データ３２６ 〜３２９ とデータ出力端子３１４ 〜
３１７ の関係は、入力データ３１０ がメモリ書込み
データ３１８ 〜３２０ となり、入力データ３１１
〜３１３ は使用不可である。又、カウンタ４０５ と
カウンタ５０５ は３進カウンタとなり、デコーダ４０
６，５０６ の各出力は、Ｅ０，Ｅ１，Ｅ２，Ｅ０ の
順序で出力される。即ち、書込みと読出しのイネーブル
信号ＷＥ， ＲＥは、メモリ２００ 〜２０２ に対し
て順番に出力され、書込みと読出しの動作が、メモリ２
００ 〜２０２ に対して実行される。即ちメモリ長は
単位長の３倍となる。
１０２４ビットの３倍の場合、即ち１０２４ ｘ ３＝
３０７２ビットの場合であるが、この場合も、モード
（ｂ） と考え方は全く同じで、３０３ のモード選択
信号ＭＳＥＬの設定を、ＭＳＥＬ（１，０）＝１，０
とする事により、４０４ の制御信号は、Ｍ２のみ‘１
’となり、入力データ３１０ 〜３１３ とメモリ書込
みデータ３１８ 〜３２１ の関係およびメモリ読出し
データ３２６ 〜３２９ とデータ出力端子３１４ 〜
３１７ の関係は、入力データ３１０ がメモリ書込み
データ３１８ 〜３２０ となり、入力データ３１１
〜３１３ は使用不可である。又、カウンタ４０５ と
カウンタ５０５ は３進カウンタとなり、デコーダ４０
６，５０６ の各出力は、Ｅ０，Ｅ１，Ｅ２，Ｅ０ の
順序で出力される。即ち、書込みと読出しのイネーブル
信号ＷＥ， ＲＥは、メモリ２００ 〜２０２ に対し
て順番に出力され、書込みと読出しの動作が、メモリ２
００ 〜２０２ に対して実行される。即ちメモリ長は
単位長の３倍となる。
【００１０】最後のモード（ｄ） は、メモリ長が単位
長１０２４ビットの４倍の場合、即ち１０２４ ｘ４＝
４０９６ビットの場合である。この場合も、モード（
ｃ） と同様であり、５のモード選択信号ＭＳＥＬの設
定を、ＭＳＥＬ（１，０）＝１，１ とする事により、
４０４ の制御信号は、Ｍ３のみ‘１’となり、入力デ
ータ３１０ 〜３１３ とメモリ書込みデータ３１８
〜３２１ の関係およびメモリ読出しデータ３２６ 〜
３２９ とデータ出力端子３１４ 〜３１７ の関係は
、入力データ３１０ がメモリ書込みデータ３１８ 〜
３２１ となる。又、カウンタ４０５ とカウンタ５０
５ は４進カウンタとなり、デコーダ４０６，５０６
の各出力は、Ｅ０，Ｅ１，Ｅ２，Ｅ３ が出力される。 即ち、書込みと読出しのイネーブル信号ＷＥ， ＲＥは
、メモリ２００ 〜２０３ に対して出力され、書込み
と読出しの動作が、メモリ２００ 〜２０３ に対して
実行される。即ちメモリ長は単位長の４倍となる。
長１０２４ビットの４倍の場合、即ち１０２４ ｘ４＝
４０９６ビットの場合である。この場合も、モード（
ｃ） と同様であり、５のモード選択信号ＭＳＥＬの設
定を、ＭＳＥＬ（１，０）＝１，１ とする事により、
４０４ の制御信号は、Ｍ３のみ‘１’となり、入力デ
ータ３１０ 〜３１３ とメモリ書込みデータ３１８
〜３２１ の関係およびメモリ読出しデータ３２６ 〜
３２９ とデータ出力端子３１４ 〜３１７ の関係は
、入力データ３１０ がメモリ書込みデータ３１８ 〜
３２１ となる。又、カウンタ４０５ とカウンタ５０
５ は４進カウンタとなり、デコーダ４０６，５０６
の各出力は、Ｅ０，Ｅ１，Ｅ２，Ｅ３ が出力される。 即ち、書込みと読出しのイネーブル信号ＷＥ， ＲＥは
、メモリ２００ 〜２０３ に対して出力され、書込み
と読出しの動作が、メモリ２００ 〜２０３ に対して
実行される。即ちメモリ長は単位長の４倍となる。
【００１１】以上の説明により， 図２の本発明の実施
例のメモリ長可変のエラスティックストアは、従来のメ
モリ長 １０２４ビットのメモリが４個の通常のエラス
ティックストア４Ｋ−ＥＳの機能に加えて、メモリ長が
１０２４ ビットの２倍，３倍，４倍の４通りに変更
することが可能となる。
例のメモリ長可変のエラスティックストアは、従来のメ
モリ長 １０２４ビットのメモリが４個の通常のエラス
ティックストア４Ｋ−ＥＳの機能に加えて、メモリ長が
１０２４ ビットの２倍，３倍，４倍の４通りに変更
することが可能となる。
【００１２】
【発明の効果】以上説明した如く、本発明によれば、メ
モリ長が一定の複数個ｎ のメモリからなるエラスティ
ックストアを、内部メモリの個数ｎ 倍までの ｎ通り
のメモリ長に変更することが出来るので、従来のエラス
ティックストアの使用範囲を大きく拡げる効果が得られ
る。
モリ長が一定の複数個ｎ のメモリからなるエラスティ
ックストアを、内部メモリの個数ｎ 倍までの ｎ通り
のメモリ長に変更することが出来るので、従来のエラス
ティックストアの使用範囲を大きく拡げる効果が得られ
る。
【図１】 本発明のメモリ長可変のエラスティックス
トアの基本構成を示す原理図
トアの基本構成を示す原理図
【図２】 本発明の実施例のメモリ長可変のエラステ
ィックストアの構成を示すブロック図
ィックストアの構成を示すブロック図
【図３】 本発明の実施例のエラスティックストアの
入力側制御部の構成を示す回路図
入力側制御部の構成を示す回路図
【図４】 本発明の実施例のエラスティックストアの
出力側制御部の構成を示す回路図
出力側制御部の構成を示す回路図
【図５】 本発明の実施例のデータの入出力条件の一
例の表
例の表
【図６】 従来のエラスティックストア４Ｋ−ＥＳ
のブロック図である。
のブロック図である。
１は書込みアドレスカウンタ、２は読出しアドレスカウ
ンタ、３は入力側制御部、４は出力側制御部、５ はモ
ード選択信号ＭＳＥＬである。
ンタ、３は入力側制御部、４は出力側制御部、５ はモ
ード選択信号ＭＳＥＬである。
Claims (1)
- 【請求項１】 内部に各々が同じビット数（Ｘ） の
入力データを記憶する複数（ｎ） のメモリ（２００〜
２０ｎ）を持ち該内部メモリの数（ｎ） と同数の外部
からのデータを入力するデータ入力端子（Ｄｉ０〜Ｄｉ
ｎ ） と外部へデータを出力するデータ出力端子（Ｄ
ｏ０〜Ｄｏｎ ） とを有するエラスティックストアに
おいて、該データ入力端子に外部から入力するデータと
同期した書込みクロック（ＷＣＫ） を該内部の各メモ
リが記憶するビット数（Ｘ） だけ計数する毎に桁上げ
し該内部メモリの数（ｎ）だけ計数して書込みアドレス
（Ａ０〜Ａ Ｘ−１）と書込み制御信号（ＷＣｏ ）と
を生成する書込みアドレスカウンタ（１） と、該デー
タ出力端子から外部へ出力するデータと同期した読出し
クロック（ＲＣＫ）を前記内部の各メモリが記憶するビ
ット数（Ｘ）だけ計数する毎に桁上げし該内部メモリの
数（ｎ）だけ計数して読出しアドレス（ Ａ０〜Ａ Ｘ
−１）と読出し制御信号（ＲＣｏ）とを生成する読出し
アドレスカウンタ（２） と、該書込み制御信号（ＷＣ
ｏ） により外部入力データから各メモリの単位ビット
数（Ｘ）の整数倍で内部メモリの数（ｎ） 倍までのメ
モリ長にモード化したデータの１つを外部からのモード
選択信号（５）により選択して， 内部の各メモリへ書
込ませる入力側制御部（３） と、該入力側制御部から
の制御信号（４０４）と前記読出しアドレスカウンタの
出力の読出し制御信号（ＲＣｏ）とにより， 前記内部
メモリから読み出す出力データを制御する出力側制御部
（４） とを具えたことを特徴とするメモリ長可変のエ
ラスティックストア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126519A JPH04265038A (ja) | 1991-02-20 | 1991-02-20 | メモリ長可変のエラスティックストア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126519A JPH04265038A (ja) | 1991-02-20 | 1991-02-20 | メモリ長可変のエラスティックストア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04265038A true JPH04265038A (ja) | 1992-09-21 |
Family
ID=12195727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126519A Withdrawn JPH04265038A (ja) | 1991-02-20 | 1991-02-20 | メモリ長可変のエラスティックストア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04265038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020097037A (ko) * | 2001-06-21 | 2002-12-31 | 닛뽕덴끼 가부시끼가이샤 | 데이터 기억 회로 및 데이터 처리 장치 |
-
1991
- 1991-02-20 JP JP9126519A patent/JPH04265038A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020097037A (ko) * | 2001-06-21 | 2002-12-31 | 닛뽕덴끼 가부시끼가이샤 | 데이터 기억 회로 및 데이터 처리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |