JPH04265892A - Acoustic signal generation device - Google Patents

Acoustic signal generation device

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Publication number
JPH04265892A
JPH04265892A JP2754391A JP2754391A JPH04265892A JP H04265892 A JPH04265892 A JP H04265892A JP 2754391 A JP2754391 A JP 2754391A JP 2754391 A JP2754391 A JP 2754391A JP H04265892 A JPH04265892 A JP H04265892A
Authority
JP
Japan
Prior art keywords
data
storage section
circuit
reading
memory section
Prior art date
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Pending
Application number
JP2754391A
Other languages
Japanese (ja)
Inventor
山崎 博
Hiroshi Yamazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seikosha KK
Original Assignee
Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seikosha KK filed Critical Seikosha KK
Priority to JP2754391A priority Critical patent/JPH04265892A/en
Publication of JPH04265892A publication Critical patent/JPH04265892A/en
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Abstract

PURPOSE:To enable cost of a device to be reduced by reading an acoustic data out of a memory section of either integrated circuit and then reading non-recorded data from a memory section of another integrated circuit in synchronization with it. CONSTITUTION:The hour signal, etc., are supplied from a clock circuit to a central control circuit 9 at the hour, and then a start signal is supplied to integrated circuits 5a and 5b. Then, a prelude of memory sections 1a and 1b is red out by read control circuits 2a and 2b and a prelude is generated from a sound-generation means 7. Then, reading of the prelude data of the memory section 1a is completed after the memory section 1b, a melody data of the memory section 1a and a non-recorded data of the memory section 1b are read by a program-selection means 6 and then a melody is generated by the mean 7. Then, when reading of the memory section 1a and 1b is completed, a clock count is set by the circuit 9, a clock sound data of the memory sections 1a and 1b is repeatedly read by the circuits 2a and 2b, and clock sound is generated by the means 7.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、音響信号発生装置に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an acoustic signal generator.

【0002】0002

【従来の技術】予め複数種類の音響データを記憶してあ
る記憶部と、この記憶部から音響データを選択的に読み
出す制御回路とを内蔵した集積回路が市販されており、
例えばアラーム時刻に演奏されるメロディを選択可能な
時計に用いられている。このような集積回路はそれぞれ
独立した発振回路からのクロック信号によって動作させ
ている。
2. Description of the Related Art There are commercially available integrated circuits that include a storage section in which a plurality of types of acoustic data are stored in advance, and a control circuit that selectively reads acoustic data from the storage section.
For example, it is used in watches that allow you to select a melody to be played at the alarm time. Such integrated circuits are operated by clock signals from independent oscillation circuits.

【0003】0003

【発明が解決しようとする課題】上記の集積回路では、
記憶部の記憶容量が固定されているため、多種類のメロ
ディを要求される時計に用いられる場合には、同じ集積
回路を複数使用して、それぞれに異なるメロディを記憶
させておく必要がある。その場合に、集積回路毎にそれ
ぞれ別の発振回路を設けると、コスト高になるし、各集
積回路の動作タイミングを同期させるのが困難である。
[Problem to be solved by the invention] In the above integrated circuit,
Since the storage capacity of the storage unit is fixed, when used in a watch that requires many types of melodies, it is necessary to use a plurality of the same integrated circuits and store different melodies in each. In that case, providing separate oscillation circuits for each integrated circuit increases costs and makes it difficult to synchronize the operation timings of each integrated circuit.

【0004】また、上記の集積回路ではプリアンプを内
蔵しており、このプリアンプはメロディデータ読出し時
以外は強制的に不動作状態に保持され、かつ発振回路も
強制的に発信停止して消費電流を低減すべく構成されて
いる。そのため、単に各集積回路の発振回路を共用し、
各プリアンプの出力を混合しただけでは、所望の1つの
集積回路のみ起動するということはできなかった。すな
わち、発振回路を共用にした場合、すべての集積回路か
ら同時にデータが読み出されるのである。
Furthermore, the above-mentioned integrated circuit has a built-in preamplifier, and this preamplifier is forcibly kept in an inactive state except when reading melody data, and the oscillation circuit is also forced to stop oscillating to reduce current consumption. It is configured to reduce Therefore, simply sharing the oscillation circuit of each integrated circuit,
By simply mixing the outputs of each preamplifier, it has not been possible to activate only one desired integrated circuit. That is, when the oscillation circuit is shared, data is read from all integrated circuits at the same time.

【0005】本発明は、簡単な構成で複数の集積回路か
らの音響データ読出し動作を行なえる音響信号発生装置
を提供することを目的としている。
SUMMARY OF THE INVENTION It is an object of the present invention to provide an audio signal generating device that can read audio data from a plurality of integrated circuits with a simple configuration.

【0006】[0006]

【課題を解決するための手段】本発明は、音響データを
記憶してあるとともに無音データ記憶領域を有する記憶
部とこの記憶部から音響データまたは無音データを読み
出す制御回路とを内蔵した複数の集積回路と、この各集
積回路に共通の発振回路と、上記各集積回路から読み出
された音響データに基づいて発音する発音手段とを設け
、いずれかの集積回路の記憶部から音響データを読み出
し、これに同期して他の集積回路の記憶部から無音デー
タを読み出すようにして、上記課題を解決するものであ
る。
[Means for Solving the Problems] The present invention provides a plurality of integrated circuits including a storage section that stores acoustic data and has a silent data storage area, and a control circuit that reads out acoustic data or silent data from this storage section. a circuit, an oscillation circuit common to each of the integrated circuits, and a sound generating means for generating sound based on the acoustic data read from each of the integrated circuits, reading out the acoustic data from the storage section of any of the integrated circuits, The above problem is solved by reading out silent data from the storage section of another integrated circuit in synchronization with this.

【0007】[0007]

【実施例】以下、本発明による音響信号発生装置を毎正
時に音響発生および時打ちを行なう時計に用いた場合の
一実施例を図面に基づいて説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the acoustic signal generating device according to the present invention is used in a clock that generates a sound and strikes the hour every hour on the hour will be described below with reference to the drawings.

【0008】図1において、1aおよび1bはそれぞれ
前奏データ、6種類のメロディデータ、時打ち音データ
および無音データ(例えば、休符データ)を記憶してあ
る記憶部である。記憶部1aおよび1bの各記憶領域は
図2に示すように、複数に分割され、それらに上記各種
データが記憶されている。2aおよび2bは記憶部1a
および1bから各種データを選択的に読み出す読出し制
御回路、3aおよび3bは記憶部1aおよび1bから読
み出された各種データを音響信号(アナログ信号)に変
換して出力する音響信号出力回路、4a,4bは上記音
響信号を増幅して出力するプリアンプである。1a,2
a,3a,4aによって集積回路5aを構成し、1b,
2b,3b,4bによって集積回路5bを構成している
。本例では、記憶部1a,1bのいずれか一方から上記
各種データのいずれかの読出しが終了すると、他の記憶
部からのデータ読出しが中断される。6は記憶部1aお
よび1bから所望のメロディデータを指定する選曲手段
、7は音響信号出力回路3aおよび3bからの音響信号
に基づいてメロディ等の音響を発生するスピーカ等の発
音手段である。コンデンサC、抵抗R1〜R3、発振部
8aおよび8bによって、集積回路5aおよび5bを作
動させるためのクロック信号を発生する発振回路8が構
成される。9は本装置全体の動作を制御する中央制御回
路である。
In FIG. 1, reference numerals 1a and 1b are storage units in which prelude data, six types of melody data, hour beat data, and silence data (for example, rest data) are stored, respectively. As shown in FIG. 2, each storage area of the storage units 1a and 1b is divided into a plurality of areas, and each of the above-mentioned data is stored in each area. 2a and 2b are storage unit 1a
and a readout control circuit that selectively reads out various data from the storage sections 1a and 1b; 3a and 3b are acoustic signal output circuits that convert the various data read out from the storage sections 1a and 1b into acoustic signals (analog signals) and output them; 4a; 4b is a preamplifier that amplifies and outputs the above acoustic signal. 1a, 2
a, 3a, 4a constitute an integrated circuit 5a, 1b,
2b, 3b, and 4b constitute an integrated circuit 5b. In this example, when the reading of any of the various data described above from either one of the storage sections 1a and 1b is completed, the reading of data from the other storage section is interrupted. Reference numeral 6 designates a music selection means for specifying desired melody data from the storage units 1a and 1b, and 7 represents a sound generation means such as a speaker that generates sounds such as melodies based on the sound signals from the sound signal output circuits 3a and 3b. The capacitor C, the resistors R1 to R3, and the oscillating sections 8a and 8b constitute an oscillating circuit 8 that generates a clock signal for operating the integrated circuits 5a and 5b. 9 is a central control circuit that controls the operation of the entire apparatus.

【0009】つぎに、図3のフローチャートに沿って前
奏、メロディおよび時打ち音の発生動作を説明する。
Next, the operation of generating the prelude, melody, and ticking sound will be explained in accordance with the flowchart of FIG.

【0010】まず、正時になって時計回路(図示せず。 )から正時信号と時刻データが中央制御回路9に供給さ
れる。この時刻データは中央制御回路9に記憶される。 また、上記正時信号を受けて、中央制御回路9から集積
回路5a,5bの両方にスタート信号が供給され、それ
ぞれの読出し制御回路2a,2bからイネーブル信号が
生じて記憶部1a,1b、音響信号出力回路3a,3b
、プリアンプ4a,4b、発振回路8が動作状態となる
(ステップA)。
First, on the hour, an hour signal and time data are supplied to the central control circuit 9 from a clock circuit (not shown). This time data is stored in the central control circuit 9. Further, in response to the above-mentioned hour signal, a start signal is supplied from the central control circuit 9 to both integrated circuits 5a and 5b, and an enable signal is generated from the respective readout control circuits 2a and 2b. Signal output circuits 3a, 3b
, preamplifiers 4a and 4b, and oscillation circuit 8 are brought into operation (step A).

【0011】つづいて、読出し制御回路2aにより記憶
部1aのアドレス9が指定されて前奏データが読み出さ
れるとともに、読出し制御回路2bにより記憶部1bの
アドレス9が指定されて前奏データが読み出され、各前
奏データに基づいて発音手段7から前奏が発生される(
ステップB)。本例では、上記各前奏データには、それ
ぞれ異なる楽器の音色を音源として用いており、それぞ
れが同期して再生され、深みのある良質の音が演奏され
る。
Next, the readout control circuit 2a specifies address 9 of the storage section 1a to read out the prelude data, and the readout control circuit 2b specifies address 9 of the storage section 1b to read out the prelude data. A prelude is generated from the sounding means 7 based on each prelude data (
Step B). In this example, each of the prelude data uses different musical instrument tones as sound sources, and are played back in synchronization to produce deep, high-quality sounds.

【0012】つづいて、記憶部1bからの前奏データの
読出しが終了した時点(図4のx1の時点)で、記憶部
1aからの前奏データの読出しも終了する。つづいて、
選曲手段6で指定されているメロディデータと、そのメ
ロディデータが記憶されてない方の集積回路の記憶部か
ら無音データが読み出され、それらのデータに基づいて
発音手段7からメロディが発生される(ステップC)。 本例では、選曲手段6により記憶部1aのアドレス1の
メロディデータが指定されているものとし、読出し制御
回路2aにより記憶部1aのアドレス1が指定されてメ
ロディデータが読み出されるとともに、読出し制御回路
2bにより記憶部1bのアドレス7が指定されて無音デ
ータが読み出され、上記メロディデータに基づいて発音
手段7からメロディが発生する。すなわち、記憶部1a
のアドレス1〜6のいずれかが指定されているときには
記憶部1bではアドレス7が指定され、記憶部1bのア
ドレス1〜6のいずれかが指定されているときには記憶
部1aではアドレス7が指定されるように中央制御回路
9で制御される。なお、図5に示すように、記憶部1a
の無音データは記憶部1bのアドレス1〜6の各メロデ
ィデータのいずれよりも長く、記憶部1bの無音データ
は記憶部1aのアドレス1〜6の各メロディデータのい
ずれよりも長くなっている。
[0012] Subsequently, at the time when the reading of the prelude data from the storage section 1b is completed (time point x1 in FIG. 4), the reading of the prelude data from the storage section 1a is also completed. Continuing,
The melody data specified by the music selection means 6 and silent data are read from the storage section of the integrated circuit where the melody data is not stored, and the melody is generated from the sound generation means 7 based on these data. (Step C). In this example, it is assumed that the music selection means 6 specifies the melody data at address 1 of the storage section 1a, and the readout control circuit 2a specifies the address 1 of the storage section 1a and reads out the melody data. 2b specifies the address 7 of the storage section 1b, the silent data is read out, and the sounding means 7 generates a melody based on the melody data. That is, the storage unit 1a
When any one of addresses 1 to 6 of the storage unit 1b is specified, address 7 is specified in the storage unit 1b, and when any of addresses 1 to 6 of the storage unit 1b is specified, address 7 is specified in the storage unit 1a. It is controlled by the central control circuit 9 so that the Note that, as shown in FIG.
The silent data in the storage section 1b is longer than any of the melody data at addresses 1 to 6 in the storage section 1b, and the silent data in the storage section 1b is longer than any of the melody data at addresses 1 to 6 in the storage section 1a.

【0013】したがって、記憶部1aのアドレス1に記
憶されているメロディデータの読出しが終了した時点(
図5のx2の時点)で、記憶部1bからの無音データの
読出しが終了する。つづいて、中央制御回路9により上
記時刻データに基づいて時打ち回数が設定され、その回
数だけ、読出し制御回路2aにより記憶部1aのアドレ
ス8の時打ち音データが繰り返し読み出され、読出し制
御回路2bにより記憶部1bのアドレス8の時打ち音デ
ータが繰り返し読み出され、これらの時打ち音データに
基づいて発音手段7から時打ち音が発生する(ステップ
D)。この場合も上記と同様に、一方の記憶部からの時
打ちデータの読出しが終了した時点で、他の記憶部から
の時打ちデータの読出しも終了する。図6に3時に読み
出される各時打ちデータの一例を示す。この場合は各時
打ちデータの読出しタイミングは同期している。
[0013] Therefore, when the reading of the melody data stored at address 1 of the storage section 1a is completed (
At time point x2 in FIG. 5), the reading of silent data from the storage unit 1b is completed. Subsequently, the central control circuit 9 sets the number of ticks based on the above-mentioned time data, and the readout control circuit 2a repeatedly reads out the ticking sound data at address 8 of the storage section 1a for the set number of times, and the readout control circuit 2b repeatedly reads out the ticking sound data at address 8 of the storage section 1b, and the sounding means 7 generates a ticking sound based on these ticking sound data (step D). In this case, similarly to the above, when the reading of time-based data from one storage section is completed, the reading of time-based data from the other storage section is also completed. FIG. 6 shows an example of each hourly input data read out at 3 o'clock. In this case, the readout timings of the instant data are synchronized.

【0014】上記時打ちが終了すると、中央制御回路9
により、発振回路8の発振を停止し、上記各種データの
読出し動作を終了する(ステップE)。
When the above-mentioned time stamping is completed, the central control circuit 9
As a result, the oscillation of the oscillation circuit 8 is stopped, and the reading operation of the various data described above is completed (step E).

【0015】以上のようにして、毎正時に前奏とメロデ
ィの演奏および時打ちが行なわれる。  なお、上記実
施例においては集積回路を2つ用いた場合について説明
したが、これに限らず、集積回路を3つ以上設けるよう
にしてもよい。
As described above, the prelude and melody are played and the time stamp is performed every hour on the hour. In the above embodiment, the case where two integrated circuits are used has been described, but the present invention is not limited to this, and three or more integrated circuits may be provided.

【0016】[0016]

【発明の効果】本発明によれば、音響データおよび無音
データの記憶部と、この記憶部から所望の音響データま
たは無音データを読み出させる制御回路を内蔵した複数
の集積回路からのデータ読出し動作を、簡単な構成によ
って行なうことができ、装置のコストアップを抑えるこ
とができる。
According to the present invention, a data reading operation from a plurality of integrated circuits including a storage section for acoustic data and silent data and a control circuit for reading desired acoustic data or silent data from the storage section is performed. This can be done with a simple configuration, and an increase in the cost of the device can be suppressed.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の一実施例を示したブロック図[Fig. 1] Block diagram showing one embodiment of the present invention

【図2】
記憶部1aおよび1bの記憶内容を示した説明図
[Figure 2]
Explanatory diagram showing the storage contents of storage units 1a and 1b

【図3】図1の動作を説明するためのフローチャート[Fig. 3] Flowchart for explaining the operation of Fig. 1


図4】前奏データに基づく出力信号の一例を示した説明
[
FIG. 4: Explanatory diagram showing an example of an output signal based on prelude data

【図5】メロディデータに基づく出力信号の一例を示し
た説明図
[Fig. 5] Explanatory diagram showing an example of an output signal based on melody data

【図6】時打ちデータに基づく出力信号の一例を示した
説明図
[Fig. 6] Explanatory diagram showing an example of an output signal based on hourly data

【符号の説明】[Explanation of symbols]

1a,1b  記憶部 2a,2b  読出し制御回路 5a,5b  集積回路 7          発音手段 8          発振回路 1a, 1b Storage section 2a, 2b Read control circuit 5a, 5b integrated circuit 7. Pronunciation means 8 Oscillation circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  音響データを記憶してあるとともに無
音データ記憶領域を有する記憶部と、この記憶部から音
響データまたは無音データを読み出す制御回路とを内蔵
した複数の集積回路と、この各集積回路に共通の発振回
路と、上記各集積回路から読み出された音響データに基
づいて発音する発音手段とを具備し、いずれかの集積回
路の記憶部から音響データを読み出し、これに同期して
他の集積回路の記憶部から無音データを読み出すことを
特徴とする音響信号発生装置。
1. A plurality of integrated circuits including a storage section that stores acoustic data and has a silent data storage area, and a control circuit that reads out acoustic data or silent data from the storage section, and each of the integrated circuits. is equipped with a common oscillation circuit and a sound generating means for generating sound based on the acoustic data read out from each of the integrated circuits, the acoustic data is read out from the storage section of one of the integrated circuits, and the other integrated circuits are synchronized with this. An acoustic signal generating device characterized in that it reads silent data from a storage section of an integrated circuit.
JP2754391A 1991-02-21 1991-02-21 Acoustic signal generation device Pending JPH04265892A (en)

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