JPH0426732B2 - - Google Patents
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- JPH0426732B2 JPH0426732B2 JP61232357A JP23235786A JPH0426732B2 JP H0426732 B2 JPH0426732 B2 JP H0426732B2 JP 61232357 A JP61232357 A JP 61232357A JP 23235786 A JP23235786 A JP 23235786A JP H0426732 B2 JPH0426732 B2 JP H0426732B2
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- Japan
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- potential
- level
- nmos
- input information
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、シフトされた入力情報を受ける側
の応答を向上させるバレルシフタに関する。
の応答を向上させるバレルシフタに関する。
（従来の技術）
シフト動作を行う装置として、例えばシフトレ
ジスタやバレルシフタは、従来から多用されてい
る。
ジスタやバレルシフタは、従来から多用されてい
る。
第４図はバレルシフタの構成を示す図であり、
同図に示すバレルシフタは、８ビツトの入力情報
D0〜D7を０〜７ビツトの範囲で上位ビツト方向
（左方向）シフトするものである。
同図に示すバレルシフタは、８ビツトの入力情報
D0〜D7を０〜７ビツトの範囲で上位ビツト方向
（左方向）シフトするものである。
このバレルシフタは、入力情報D0〜D7をシフ
ト量を指示するシフト信号Ｓ４，Ｓ２，Ｓ１に応
じたシフト量だけシフトして、出力端OUT0〜
OUT7，OUT0′〜OUT7′に出力するセレクタ１
ａ，１ｂ，３ａ，３ｂ，５ａ，５ｂで構成されて
いる。
ト量を指示するシフト信号Ｓ４，Ｓ２，Ｓ１に応
じたシフト量だけシフトして、出力端OUT0〜
OUT7，OUT0′〜OUT7′に出力するセレクタ１
ａ，１ｂ，３ａ，３ｂ，５ａ，５ｂで構成されて
いる。
セレクタ１ａは、４ビツトのシフト量を指示す
るシフト信号Ｓ４がハイレベルになることで導通
状態となり、入力情報D0〜D7を左方向へ４ビツ
トシフトさせる。セレクタ３ａは、２ビツトのシ
フト量を指示するシフト信号がハイレベルになる
ことで導通状態となり、セレクタ３ａに入力され
る情報を左方向へ２ビツトシフトさせる。セレク
タ５ａは、１ビツトのシフト量を指示するシフト
信号Ｓ１がハイレベルになることで導通状態とな
り、セレクタ５ａに入力される情報を左方向へ１
ビツトシフトさせる。
るシフト信号Ｓ４がハイレベルになることで導通
状態となり、入力情報D0〜D7を左方向へ４ビツ
トシフトさせる。セレクタ３ａは、２ビツトのシ
フト量を指示するシフト信号がハイレベルになる
ことで導通状態となり、セレクタ３ａに入力され
る情報を左方向へ２ビツトシフトさせる。セレク
タ５ａは、１ビツトのシフト量を指示するシフト
信号Ｓ１がハイレベルになることで導通状態とな
り、セレクタ５ａに入力される情報を左方向へ１
ビツトシフトさせる。
セレクタ１ｂ，３ｂ，５ｂは、それぞれシフト
信号Ｓ４，Ｓ２，Ｓ１がロウレベルとなり、この
ロウレベルのシフト信号がインバータ回路７を介
して与えられると導通状態となり、この状態にあ
つては、入力情報D0〜D7のシフト動作は行われ
ない。
信号Ｓ４，Ｓ２，Ｓ１がロウレベルとなり、この
ロウレベルのシフト信号がインバータ回路７を介
して与えられると導通状態となり、この状態にあ
つては、入力情報D0〜D7のシフト動作は行われ
ない。
このように、入力情報D0〜D7は、セレクタ１
ａ〜５ｂによりシフト信号Ｓ１，Ｓ２，Ｓ４のレ
ベルの組み合わせに応じて、左方向へ０ビツト〜
７ビツトの範囲でシフトされて、出力端OUT0〜
OUT7，OUT0′〜OUT7′に出力される。
ａ〜５ｂによりシフト信号Ｓ１，Ｓ２，Ｓ４のレ
ベルの組み合わせに応じて、左方向へ０ビツト〜
７ビツトの範囲でシフトされて、出力端OUT0〜
OUT7，OUT0′〜OUT7′に出力される。
ところで、上述したバレルシフタにおいては、
８ビツトの入力情報を最大で７ビツトのシフトを
行うようになつているので、82個のセレクタが用
いられているが、例えば31ビツトのシフトを行う
ためには、更に８ビツトのシフト量を指示するシ
フト信号と16ビツトのシフト量を指示するシフト
信号の２つのシフト信号が必要となり、これにと
もなつてセレクタの個数も増加する。このよう
に、セレクタの個数は、入力情報のビツト数とシ
フト量に応じて増加することになる。
８ビツトの入力情報を最大で７ビツトのシフトを
行うようになつているので、82個のセレクタが用
いられているが、例えば31ビツトのシフトを行う
ためには、更に８ビツトのシフト量を指示するシ
フト信号と16ビツトのシフト量を指示するシフト
信号の２つのシフト信号が必要となり、これにと
もなつてセレクタの個数も増加する。このよう
に、セレクタの個数は、入力情報のビツト数とシ
フト量に応じて増加することになる。
したがつて、多ビツトの入力情報を多くビツト
シフトするバレルシフタにあつては、多くのセレ
クタが用いられるので、構成をできるだけ大型化
することなく高速なシフト動作を行うためには、
セレクタの簡素化及び入力情報の伝達速度の遅延
を小さくすることを考慮して設計する必要があ
る。
シフトするバレルシフタにあつては、多くのセレ
クタが用いられるので、構成をできるだけ大型化
することなく高速なシフト動作を行うためには、
セレクタの簡素化及び入力情報の伝達速度の遅延
を小さくすることを考慮して設計する必要があ
る。
このような観点から、セレクタはＮチヤンネル
MOSトランジスタ（以下「NMOS」と呼ぶ）で
構成されたものと、NMOSとＰチヤンネルMOS
トランジスタ（以下「PMOS」と呼ぶ）との
CMOS形式で構成されたものが、従来から用い
られている。
MOSトランジスタ（以下「NMOS」と呼ぶ）で
構成されたものと、NMOSとＰチヤンネルMOS
トランジスタ（以下「PMOS」と呼ぶ）との
CMOS形式で構成されたものが、従来から用い
られている。
第５図に示すセレクタは、NMOS９を用いて
構成したものであり、第４図で示したバレルシフ
タの〇印で表わされている１個のセレクタを、１
個のNMOSで構成したものである。
構成したものであり、第４図で示したバレルシフ
タの〇印で表わされている１個のセレクタを、１
個のNMOSで構成したものである。
第６図に示すセレクタは、CMOS形式で構成
したものであり、第４図に示したバレルシフタの
〇印で表わされている１個のセレクタをNMOS
１１とPMOS１３との２個のMOSトランジスタ
で構成したものである。
したものであり、第４図に示したバレルシフタの
〇印で表わされている１個のセレクタをNMOS
１１とPMOS１３との２個のMOSトランジスタ
で構成したものである。
セレクタをNMOSで構成した場合には、
NMOSはそのゲート電位VGがソース電位VSより
しきい値電圧VTN分だけ高くなつた時に、すなわ
ち、VS＋VTN≦VGの関係が成立した時に導通状態
となり、NMOSのバツクゲート効果によりドレ
イン電位は（VS−VTN）の電位までしか上昇しな
いために、入力情報の“１”レベルの電位を電源
電位VDDとしても、ドレイン電位は（VDD−VTN）
の電位までしか達しないことになる。このため、
ドレイン電位をソース電位VSに近づけるために
は、しきい値電圧VTNを小さく設定しなければな
らない。
NMOSはそのゲート電位VGがソース電位VSより
しきい値電圧VTN分だけ高くなつた時に、すなわ
ち、VS＋VTN≦VGの関係が成立した時に導通状態
となり、NMOSのバツクゲート効果によりドレ
イン電位は（VS−VTN）の電位までしか上昇しな
いために、入力情報の“１”レベルの電位を電源
電位VDDとしても、ドレイン電位は（VDD−VTN）
の電位までしか達しないことになる。このため、
ドレイン電位をソース電位VSに近づけるために
は、しきい値電圧VTNを小さく設定しなければな
らない。
しかしながら、VTNを小さくするとVS＋VTN≦
VGの関係から、NMOSはノイズ等によるゲート
電位VGの変化で容易に導通／非導通となり、ノ
イズマージンが狭められて誤動作が生じ易くな
る。したがつて、しきい値電圧VTNは、ノイズマ
ージンとドレイン電位との両方を考慮して設定し
なければならず、しきい値電圧VTNの設定が困難
となつていた。
VGの関係から、NMOSはノイズ等によるゲート
電位VGの変化で容易に導通／非導通となり、ノ
イズマージンが狭められて誤動作が生じ易くな
る。したがつて、しきい値電圧VTNは、ノイズマ
ージンとドレイン電位との両方を考慮して設定し
なければならず、しきい値電圧VTNの設定が困難
となつていた。
また、セレクタをNMOSで構成した場合に、
入力情報は第７図に示すように、直列に接続され
た３個のNMOS９を介して出力端D3に伝達され
ることになる。
入力情報は第７図に示すように、直列に接続され
た３個のNMOS９を介して出力端D3に伝達され
ることになる。
同図において、それぞれのNMOS９のゲート
端子に与えられるそれぞれのシフト信号の電位を
電源電位VDDとして、入力情報の電位V1を徐々に
上昇させた場合に、接点D1，D2及び出力端D3の
電位VCは、（VDD−VTN）の電位（但しVTNはそれ
ぞれのNMOSのしきい値電圧とする）に近づく
につれて、第８図にしめすように、著しく上昇速
度が緩やかになる。
端子に与えられるそれぞれのシフト信号の電位を
電源電位VDDとして、入力情報の電位V1を徐々に
上昇させた場合に、接点D1，D2及び出力端D3の
電位VCは、（VDD−VTN）の電位（但しVTNはそれ
ぞれのNMOSのしきい値電圧とする）に近づく
につれて、第８図にしめすように、著しく上昇速
度が緩やかになる。
このため、出力端D3に伝達される入力情報を
受ける側の回路における入力段のしきい値電圧を
（VDD−VTN）の近傍に設定した場合には、入力情
報を受ける側の回路における“０”レベルから
“１”レベルへの応答が著しく遅れることになる。
したがつて、応答を早めるためには、しきい値電
圧を（VDD−VTN）よりもかなり低く設定しなけ
ればならない。しかしながら、しきい値電圧を低
く設定すると、“０”レベルから“１”レベルへ
の応答は速くなるが、逆に“１”レベルから
“０”レベルへの応答が遅れるという不具合が生
じることになる。
受ける側の回路における入力段のしきい値電圧を
（VDD−VTN）の近傍に設定した場合には、入力情
報を受ける側の回路における“０”レベルから
“１”レベルへの応答が著しく遅れることになる。
したがつて、応答を早めるためには、しきい値電
圧を（VDD−VTN）よりもかなり低く設定しなけ
ればならない。しかしながら、しきい値電圧を低
く設定すると、“０”レベルから“１”レベルへ
の応答は速くなるが、逆に“１”レベルから
“０”レベルへの応答が遅れるという不具合が生
じることになる。
また、セレクタをPMOSで構成した場合にも、
NMOSで構成した場合と同様であり、PMOSで
構成した場合には、出力端の“０”レベルの電位
はPMOSのしきい値電圧までしか低下せず、さ
らに、出力端の電位がしきい値電圧の近傍に近づ
くにつれて、下降速度はゆるやかとなる。このた
め、入力情報を受ける側の回路のしきい値電圧を
高めに設定する必要があり、その結果として、入
力情報を受ける側の回路における“０”レベルか
ら“１”レベルへの応答が著しく遅れるという不
具合が生じることになる。
NMOSで構成した場合と同様であり、PMOSで
構成した場合には、出力端の“０”レベルの電位
はPMOSのしきい値電圧までしか低下せず、さ
らに、出力端の電位がしきい値電圧の近傍に近づ
くにつれて、下降速度はゆるやかとなる。このた
め、入力情報を受ける側の回路のしきい値電圧を
高めに設定する必要があり、その結果として、入
力情報を受ける側の回路における“０”レベルか
ら“１”レベルへの応答が著しく遅れるという不
具合が生じることになる。
このような不具合を解決するために、セレクタ
を第９図に示すように、NMOS１１とPMOS１
３を並列に接続してCMOS形式により構成した
ものがある。このようなCMOS形式において、
NMOS１１のゲート電位VGを電源電位VDDとし、
PMOS１３のゲート電位VGをグランド電位とし
て、NMOS１１及びPMOS１３を導通状態にさ
せた時に、入力電位VSが電源電位VDDの場合に
は、PMOS１３により出力電位は確実に電源電
位VDDとなる。また、入力電位VSがグランド電位
の場合には、NMOS１１により出力電位は確実
にグランド電位となる。
を第９図に示すように、NMOS１１とPMOS１
３を並列に接続してCMOS形式により構成した
ものがある。このようなCMOS形式において、
NMOS１１のゲート電位VGを電源電位VDDとし、
PMOS１３のゲート電位VGをグランド電位とし
て、NMOS１１及びPMOS１３を導通状態にさ
せた時に、入力電位VSが電源電位VDDの場合に
は、PMOS１３により出力電位は確実に電源電
位VDDとなる。また、入力電位VSがグランド電位
の場合には、NMOS１１により出力電位は確実
にグランド電位となる。
このように、セレクタをCMOS形式で構成し
た場合には、出力端の電位は確実に電源電位ある
いはグランド電位となり、出力端に伝達される入
力情報を受ける側の回路の応答速度を遅らせるこ
とにはならない。しかしながら、NMOSあるい
はPMOSだけでセレクタを構成した場合に比べ
て、トランジスタの個数は２倍に増加することに
なる。
た場合には、出力端の電位は確実に電源電位ある
いはグランド電位となり、出力端に伝達される入
力情報を受ける側の回路の応答速度を遅らせるこ
とにはならない。しかしながら、NMOSあるい
はPMOSだけでセレクタを構成した場合に比べ
て、トランジスタの個数は２倍に増加することに
なる。
（発明が解決しようとする問題点）
以上説明したように、セレクタをNMOSある
いはPMOSの単体で構成した場合には、しきい
値電圧の設定が困難となり、セレクタの出力端に
十分な“０”レベルあるいは“１”レベルが出力
されず、出力端に伝達される入力情報を受ける側
の回路の応答速度を遅らせるという問題があつ
た。
いはPMOSの単体で構成した場合には、しきい
値電圧の設定が困難となり、セレクタの出力端に
十分な“０”レベルあるいは“１”レベルが出力
されず、出力端に伝達される入力情報を受ける側
の回路の応答速度を遅らせるという問題があつ
た。
一方、セレクタをNMOSとPMOSを並列に接
続したCMOS形式で構成した場合には、セレク
タの出力端には十分な“０”レベルあるいは
“１”レベルが出力されることになるが、その反
面トランジスタ数は倍になり、回路構成が大型化
してしまうという問題があつた。
続したCMOS形式で構成した場合には、セレク
タの出力端には十分な“０”レベルあるいは
“１”レベルが出力されることになるが、その反
面トランジスタ数は倍になり、回路構成が大型化
してしまうという問題があつた。
そこで、この発明は、上記に鑑みてなされたも
のであり、回路構成を大型化することなく、しき
い値電圧の変動による遅延を防止して、応答速度
の向上に寄与し得るバレルシフタを提供すること
を目的とする。
のであり、回路構成を大型化することなく、しき
い値電圧の変動による遅延を防止して、応答速度
の向上に寄与し得るバレルシフタを提供すること
を目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、入力
情報を入力端と出力端との間に直列接続された複
数のＮチヤンネルMOSトランジスタを介して所
定量シフトさせて出力端に供給するバレルシフタ
にして、前記出力端をシフト動作が行われる前に
予め電源電位にプリチヤージしておくプリチヤー
ジ手段と、入力情報のシフト動作時に出力端側に
ドレイン端子が接続された前記Ｎチヤンネル
MOSトランジスタのゲート端子に、“１”レベル
の入力情報が前記出力端に出力される際の前記Ｎ
チヤンネルMOSトランジスタのソースの“１”
レベルと同レベルの電位、但し出力側のドレイン
端子はプリチヤージ電位を供給する手段とから構
成される。
情報を入力端と出力端との間に直列接続された複
数のＮチヤンネルMOSトランジスタを介して所
定量シフトさせて出力端に供給するバレルシフタ
にして、前記出力端をシフト動作が行われる前に
予め電源電位にプリチヤージしておくプリチヤー
ジ手段と、入力情報のシフト動作時に出力端側に
ドレイン端子が接続された前記Ｎチヤンネル
MOSトランジスタのゲート端子に、“１”レベル
の入力情報が前記出力端に出力される際の前記Ｎ
チヤンネルMOSトランジスタのソースの“１”
レベルと同レベルの電位、但し出力側のドレイン
端子はプリチヤージ電位を供給する手段とから構
成される。
（作用）
この発明のバレルシフタにおいては、入力情報
のシフト動作を行う前に予め出力端を電源電位に
プリチヤージしておき、“１”レベルの入力情報
は、そのシフト出力を出力端の電源電位とするこ
とにより、また、“０”レベルの入力情報は、出
力端の電源電位をグランド電位に降下させること
により、入力情報を出力端に伝達するようにして
いる。
のシフト動作を行う前に予め出力端を電源電位に
プリチヤージしておき、“１”レベルの入力情報
は、そのシフト出力を出力端の電源電位とするこ
とにより、また、“０”レベルの入力情報は、出
力端の電源電位をグランド電位に降下させること
により、入力情報を出力端に伝達するようにして
いる。
（実施例）
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図はこの発明の一実施例におけるバレルシ
フタのセレクタ回路の一部構成を示す図であり、
このセレクタ回路は第４図に示したバレルシフタ
に適用したものである。
フタのセレクタ回路の一部構成を示す図であり、
このセレクタ回路は第４図に示したバレルシフタ
に適用したものである。
第１図に示すセレクタ回路は、直列に接続され
た３個のNMOS１５，１７，１９から構成され
るセレクタと、プリチヤージ回路２１とを有して
いる。その基本的な構成は、第７図に示したもの
と同様にNMOSで構成されており、入力情報を
直列に接続された３個のNMOS１５，１７，１
９を介して出力端に伝達して、入力情報のシフト
動作を行うものである。この実施例では、このよ
うなセレクタに、入力情報が出力端に出力される
前に予めＡ点をプリチヤージするプリチヤージ回
路２１を設けたものである。
た３個のNMOS１５，１７，１９から構成され
るセレクタと、プリチヤージ回路２１とを有して
いる。その基本的な構成は、第７図に示したもの
と同様にNMOSで構成されており、入力情報を
直列に接続された３個のNMOS１５，１７，１
９を介して出力端に伝達して、入力情報のシフト
動作を行うものである。この実施例では、このよ
うなセレクタに、入力情報が出力端に出力される
前に予めＡ点をプリチヤージするプリチヤージ回
路２１を設けたものである。
NMOS１５は、そのゲート端子にシフト信号
Ｓ４が与えられ、ソース端子に入力情報が与えら
れており、シフト信号Ｓ４が“１”レベルになる
ことにより導通状態となる。NMOS１７は、そ
のゲート端子にシフト信号Ｓ２が与えられ、ソー
ス端子がNMOS１５のドレイン端子に接続され
ており、シフト信号Ｓ２が“１”レベルになるこ
とにより導通状態となる。NMOS１９は、その
ソース端子がNMOS１７のドレイン端子に接続
されており、ドレイン端子がバツフア回路２３を
介して出力端に接続されている。
Ｓ４が与えられ、ソース端子に入力情報が与えら
れており、シフト信号Ｓ４が“１”レベルになる
ことにより導通状態となる。NMOS１７は、そ
のゲート端子にシフト信号Ｓ２が与えられ、ソー
ス端子がNMOS１５のドレイン端子に接続され
ており、シフト信号Ｓ２が“１”レベルになるこ
とにより導通状態となる。NMOS１９は、その
ソース端子がNMOS１７のドレイン端子に接続
されており、ドレイン端子がバツフア回路２３を
介して出力端に接続されている。
プリチヤージ回路２１は、PMOS２５，
NMOS２７，インバータ回路２９，アンドゲー
ト３１とから構成されている。
NMOS２７，インバータ回路２９，アンドゲー
ト３１とから構成されている。
PMOS２５は、そのゲート端子にインバータ
回路２９を介してプリチヤージ信号が与えられ、
ソース端子には電源電位VDDが与えられており、
ドレイン端子がNMOS１９のドレイン端子（Ａ
点）に接続されている。このPMOS２５は、プ
リチヤージ信号が“１”レベルになると導通状態
となり、電源電位VDDをＡ点に与えることにより
Ａ点を電源電位VDDにプリチヤージするものであ
る。
回路２９を介してプリチヤージ信号が与えられ、
ソース端子には電源電位VDDが与えられており、
ドレイン端子がNMOS１９のドレイン端子（Ａ
点）に接続されている。このPMOS２５は、プ
リチヤージ信号が“１”レベルになると導通状態
となり、電源電位VDDをＡ点に与えることにより
Ａ点を電源電位VDDにプリチヤージするものであ
る。
NMOS２７は、そのゲート端子に電源電位VDD
が与えられており、ドレイン端子がNMOS１９
のゲート端子に接続されている。
が与えられており、ドレイン端子がNMOS１９
のゲート端子に接続されている。
アンドゲート３１は、その一方の入力端子にシ
フト信号Ｓ１が与えられ、他方の入力端子にはイ
ンバータ回路２９を介してプリチヤージ信号が与
えられており、出力端子がNMOS２７のソース
端子に接続されている。
フト信号Ｓ１が与えられ、他方の入力端子にはイ
ンバータ回路２９を介してプリチヤージ信号が与
えられており、出力端子がNMOS２７のソース
端子に接続されている。
アンドゲート３１は、プリチヤージ信号が
“１”レベルとなり、他方の入力端子に“０”レ
ベルの信号が与えられると、“０”レベルの出力
をNMOS２７を介してNMOS１９のゲート端子
に供給して、Ａ点をプリチヤージしている間は、
NMOS１９を非導通状態にさせる。
“１”レベルとなり、他方の入力端子に“０”レ
ベルの信号が与えられると、“０”レベルの出力
をNMOS２７を介してNMOS１９のゲート端子
に供給して、Ａ点をプリチヤージしている間は、
NMOS１９を非導通状態にさせる。
以上説明したように、この実施例は構成されて
おり、次にこの実施例の作用を第２図及び第３図
ａ〜第３図ｃを用いて説明する。
おり、次にこの実施例の作用を第２図及び第３図
ａ〜第３図ｃを用いて説明する。
第２図は第１図の動作タイミング図であり、第
３図ａ〜第３図ｃは第１図の動作波形図である。
３図ａ〜第３図ｃは第１図の動作波形図である。
第１図に示したセレクタ回路は、クロツク信号
におけるプリチヤージ期間φ1でＡ点のプリチヤ
ージが行われ、シフト結果出力期間φ2でシフト
された入力情報の出力が行われ、この両期間で入
力情報のシフト動作が行われる。
におけるプリチヤージ期間φ1でＡ点のプリチヤ
ージが行われ、シフト結果出力期間φ2でシフト
された入力情報の出力が行われ、この両期間で入
力情報のシフト動作が行われる。
クロツク信号がプリチヤージ期間φ1になると、
プリチヤージ信号が“１”レベルとなり、この信
号はインバータ回路２９により反転されて、
PMOS２５のゲート端子は“０”レベルとなり、
PMOS２５は導通状態となる。さらに、アンド
ゲートの一方の入力端子も“０”レベルとなり、
アンドゲートの出力は“０”レルとなる。これに
より、NMOS１９のゲート端子は“０”レベル
となり、NMOS１９は非導通状態となる。した
がつて、電源電位VDDからPMOS２５を介してＡ
点に電流が流れ込み、Ａ点は電源電位VDDにプリ
チヤージされる。
プリチヤージ信号が“１”レベルとなり、この信
号はインバータ回路２９により反転されて、
PMOS２５のゲート端子は“０”レベルとなり、
PMOS２５は導通状態となる。さらに、アンド
ゲートの一方の入力端子も“０”レベルとなり、
アンドゲートの出力は“０”レルとなる。これに
より、NMOS１９のゲート端子は“０”レベル
となり、NMOS１９は非導通状態となる。した
がつて、電源電位VDDからPMOS２５を介してＡ
点に電流が流れ込み、Ａ点は電源電位VDDにプリ
チヤージされる。
また、このプリチヤージ期間φ1において、シ
フト信号Ｓ１，Ｓ２，Ｓ４はすべてセレクトされ
ているとするならば、電源電位VDDとなる。以降
の説明においては、Ｓ１＝Ｓ２＝Ｓ４のセレクト
ルートになつていることを前提として話しを進め
る。実際の動作においては、セレクト信号Ｓ１，
Ｓ２，Ｓ４の状態においてそれぞれ異なつたセレ
クトルートが確立する。
フト信号Ｓ１，Ｓ２，Ｓ４はすべてセレクトされ
ているとするならば、電源電位VDDとなる。以降
の説明においては、Ｓ１＝Ｓ２＝Ｓ４のセレクト
ルートになつていることを前提として話しを進め
る。実際の動作においては、セレクト信号Ｓ１，
Ｓ２，Ｓ４の状態においてそれぞれ異なつたセレ
クトルートが確立する。
例えば第４図において、Ｓ１＝Ｓ２＝Ｓ４＝
“１”の状態すなわちVDDレベルの状態ですべて
セレクトされていれば、図中８，９，１０のセレ
クタ素子が選ばれる。このセレクタ素子を第１図
に示してあるようなNMOS構成にすれば、その
時のセレクトゲートにはすべてVDDレベルが供給
される。また、Ｓ１＝GNDレベル，Ｓ２＝Ｓ４
＝VDDレベルの状態では８，９，１１のセレクタ
素子が選ばれ、その時のNMOSのゲートにはす
べてVDDレベルが供給されている。
“１”の状態すなわちVDDレベルの状態ですべて
セレクトされていれば、図中８，９，１０のセレ
クタ素子が選ばれる。このセレクタ素子を第１図
に示してあるようなNMOS構成にすれば、その
時のセレクトゲートにはすべてVDDレベルが供給
される。また、Ｓ１＝GNDレベル，Ｓ２＝Ｓ４
＝VDDレベルの状態では８，９，１１のセレクタ
素子が選ばれ、その時のNMOSのゲートにはす
べてVDDレベルが供給されている。
従つて、セレクトされているNMOSのゲート
にはすべてVDDレベルが供給されており、入力情
報に従つたVDDまたはGNDの信号レベルが、第１
図の例においては、プリチヤージ期間中に
NMOS１９のソース点まで達していることにな
る。
にはすべてVDDレベルが供給されており、入力情
報に従つたVDDまたはGNDの信号レベルが、第１
図の例においては、プリチヤージ期間中に
NMOS１９のソース点まで達していることにな
る。
このように、Ａ点が電源電位VDDにプリチヤー
ジされて、クロツク信号がシフト結果出力期間
φ2となりプリチヤージ信号が“０”レベルにな
ると、PMOS２５はそのゲート端子が“１”レ
ベルとなり、PMOS２５は非導通状態となり、
Ａ点のプリチヤージ動作が終了する。
ジされて、クロツク信号がシフト結果出力期間
φ2となりプリチヤージ信号が“０”レベルにな
ると、PMOS２５はそのゲート端子が“１”レ
ベルとなり、PMOS２５は非導通状態となり、
Ａ点のプリチヤージ動作が終了する。
また、プリチヤージ信号が“０”レベルになる
と、アンドゲート３１の一方のインバータ２９に
接続されている入力端子は“１”レベルとなり、
アンドゲートの出力は“１”レベルとなり、
NMOS２７を介してNMOS１９のゲート端子に
供給される。ここでアンドゲートの“１”出力レ
ベルが電源電位VDDとすると、この出力はNMOS
２７を介してNMOS１９のゲート端子に供給さ
れるために、NMOS１９のゲート電位は、第３
図ａに示すように、アンドゲートの出力電位より
NMOS２７のしきい値電圧VT1分だけ降下した
（VDD−VT1）となる。
と、アンドゲート３１の一方のインバータ２９に
接続されている入力端子は“１”レベルとなり、
アンドゲートの出力は“１”レベルとなり、
NMOS２７を介してNMOS１９のゲート端子に
供給される。ここでアンドゲートの“１”出力レ
ベルが電源電位VDDとすると、この出力はNMOS
２７を介してNMOS１９のゲート端子に供給さ
れるために、NMOS１９のゲート電位は、第３
図ａに示すように、アンドゲートの出力電位より
NMOS２７のしきい値電圧VT1分だけ降下した
（VDD−VT1）となる。
このような状態において、入力情報が“１”レ
ベルとして電源電位VDDの場合には、NMOS１
５，１７は、そのゲート端子が電源電位VDDとな
り導通状態になつているために、NMOS１９の
ソース電位は、NMOS１５，１７のしきい値電
圧をVT2とすると、第３図ｂに示すように、Ａ点
の電位（電源電位VDD）よりNMOS１５，１７の
しきい値電圧VT2分だけ降下した（VDD−VT2）と
なる。ここで、NMOS１９のソース電位とゲー
ト電位をほぼ同程度とすると、すなわち、
NMOS２７のしきい値電圧VT1とNMOS１７の
しきい値電圧VT2とを同程度に設定すれば、
NMOS１９はカツトオフ状態となる。
ベルとして電源電位VDDの場合には、NMOS１
５，１７は、そのゲート端子が電源電位VDDとな
り導通状態になつているために、NMOS１９の
ソース電位は、NMOS１５，１７のしきい値電
圧をVT2とすると、第３図ｂに示すように、Ａ点
の電位（電源電位VDD）よりNMOS１５，１７の
しきい値電圧VT2分だけ降下した（VDD−VT2）と
なる。ここで、NMOS１９のソース電位とゲー
ト電位をほぼ同程度とすると、すなわち、
NMOS２７のしきい値電圧VT1とNMOS１７の
しきい値電圧VT2とを同程度に設定すれば、
NMOS１９はカツトオフ状態となる。
この状態で、NMOS１９のソース電位は（VDD
−VT2）となつており、NMOS１９のゲート電位
はソース電位と同じになつている。なぜならVT1
＝VT2であるからである。従つて、NMOS１９は
カツトオフ状態となるが、Ａ点の電位はプリチヤ
ージ終了後にあつても電源電位VDDを保持してい
るために、“１”レベルの入力情報は、見かけ上
電源電位VDDとして出力端に出力されたことにな
る。
−VT2）となつており、NMOS１９のゲート電位
はソース電位と同じになつている。なぜならVT1
＝VT2であるからである。従つて、NMOS１９は
カツトオフ状態となるが、Ａ点の電位はプリチヤ
ージ終了後にあつても電源電位VDDを保持してい
るために、“１”レベルの入力情報は、見かけ上
電源電位VDDとして出力端に出力されたことにな
る。
一方、入力情報が“０”レベルとしてグランド
電位の場合には、シフト信号Ｓ４，Ｓ２が電源電
位VDDであるので、NMOS１５，１７は導通状態
となる。これにより、NMOS１９のソース電位
はグランド電位となり、NMOS１９のゲート電
位が（VDD−VT1）であるので、NMOS１９は導
通状態となる。これにより、Ａ点の電位は、第３
図ｃに示すように、電源電位VDDからグランド電
位に降下して、出力端はグランド電位となり、
“０”レベルの入力情報が出力端に伝達されたこ
とになる。なお、“０”レベルの伝達はセレクタ
素子がNMOSなので確実に“０”レベル電位す
なわちGND電位が伝わる。
電位の場合には、シフト信号Ｓ４，Ｓ２が電源電
位VDDであるので、NMOS１５，１７は導通状態
となる。これにより、NMOS１９のソース電位
はグランド電位となり、NMOS１９のゲート電
位が（VDD−VT1）であるので、NMOS１９は導
通状態となる。これにより、Ａ点の電位は、第３
図ｃに示すように、電源電位VDDからグランド電
位に降下して、出力端はグランド電位となり、
“０”レベルの入力情報が出力端に伝達されたこ
とになる。なお、“０”レベルの伝達はセレクタ
素子がNMOSなので確実に“０”レベル電位す
なわちGND電位が伝わる。
このように、“１”レベルの入力情報は、プリ
チヤージ電位を出力端に出力することにより、ま
た、“０”レベルの入力情報は、プリチヤージ電
位をグランド電位に降下させることにより、入力
情報を出力端に伝達するようにしたので、出力端
には十分な“１”レベル及び“０”レベルが出力
されるようになる。このため、入力情報を出力端
から受ける側の回路のしきい値電圧を低めに設定
する必要ななくなる。
チヤージ電位を出力端に出力することにより、ま
た、“０”レベルの入力情報は、プリチヤージ電
位をグランド電位に降下させることにより、入力
情報を出力端に伝達するようにしたので、出力端
には十分な“１”レベル及び“０”レベルが出力
されるようになる。このため、入力情報を出力端
から受ける側の回路のしきい値電圧を低めに設定
する必要ななくなる。
また、セレクタをNMOS単体で構成している
ので、CMOS形式でセレクタを構成した場合に
比べセレクタの素子数はかなり少なくなる。この
ため、IC化した場合には、チツプサイズの縮小
化に寄与することが可能となり、IC化に好適な
構成となつている。
ので、CMOS形式でセレクタを構成した場合に
比べセレクタの素子数はかなり少なくなる。この
ため、IC化した場合には、チツプサイズの縮小
化に寄与することが可能となり、IC化に好適な
構成となつている。
［発明の効果］
以上説明したように、この発明によれば、“１”
レベルの入力情報は、そのシフト出力を予め電源
電位にプリチヤージされた出力端の電位とするこ
とにより、また、“０”レベルの入力情報は、出
力端の電源電位をグランド電位に降下させること
により、入力情報を出力端に伝達するようにした
ので、回路構成を大型化することなく、出力端に
は十分な“０”レベル及び“１”レベルが出力さ
れるようになり、シフトされた入力情報を受ける
側の回路の応答速度を向上させることができる。
レベルの入力情報は、そのシフト出力を予め電源
電位にプリチヤージされた出力端の電位とするこ
とにより、また、“０”レベルの入力情報は、出
力端の電源電位をグランド電位に降下させること
により、入力情報を出力端に伝達するようにした
ので、回路構成を大型化することなく、出力端に
は十分な“０”レベル及び“１”レベルが出力さ
れるようになり、シフトされた入力情報を受ける
側の回路の応答速度を向上させることができる。
第１図はこの発明の一実施例に係るバレルシフ
タにおけるセレクタ回路の一部構成を示す図であ
り、第２図は第１図の動作タイミング図であり、
第３図ａ〜第３図ｃは第１図の動作波形図であ
り、第４図はバレルシフタの一従来例を示す構成
図であり、第５図及び第７図はNMOSを用いた
セレクタ部の構成図であり、第６図及び第９図は
CMOS型式を用いたセレクタ部の構成図であり、
第８図は第７図の入出力特性を示す図である。 図の主要な部分を表わす符号の説明、１５，１
７，１９……NMOS、２１……プリチヤージ回
路。
タにおけるセレクタ回路の一部構成を示す図であ
り、第２図は第１図の動作タイミング図であり、
第３図ａ〜第３図ｃは第１図の動作波形図であ
り、第４図はバレルシフタの一従来例を示す構成
図であり、第５図及び第７図はNMOSを用いた
セレクタ部の構成図であり、第６図及び第９図は
CMOS型式を用いたセレクタ部の構成図であり、
第８図は第７図の入出力特性を示す図である。 図の主要な部分を表わす符号の説明、１５，１
７，１９……NMOS、２１……プリチヤージ回
路。
Claims (1)
- １ 入力情報を入力端と出力端との間に直列接続
された複数のＮチヤンネルMOSトランジスタを
介して所定量シフトさせて出力端に供給するバレ
ルシフタにして、前記出力端をシフト動作が行わ
れる前に予め電源電位にプリチヤージしておくプ
リチヤージ手段と、入力情報のシフト動作時に出
力端側にドレイン端子が接続された前記Ｎチヤン
ネルMOSトランジスタのゲート端子に、“１”レ
ベルの入力情報が前記出力端に出力される際の前
記ＮチヤンネルMOSトランジスタのソース電位
と同電位を供給する手段とを有することを特徴と
するバレルシフタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232357A JPS6386024A (ja) | 1986-09-30 | 1986-09-30 | バレルシフタ |
| US07/102,343 US4839840A (en) | 1986-09-30 | 1987-09-29 | Highly responsive barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232357A JPS6386024A (ja) | 1986-09-30 | 1986-09-30 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386024A JPS6386024A (ja) | 1988-04-16 |
| JPH0426732B2 true JPH0426732B2 (ja) | 1992-05-08 |
Family
ID=16937941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232357A Granted JPS6386024A (ja) | 1986-09-30 | 1986-09-30 | バレルシフタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839840A (ja) |
| JP (1) | JPS6386024A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2655748B1 (fr) * | 1989-12-07 | 1992-01-24 | Bull Sa | Circuit decaleur avec generateur de bits de parite. |
| JPH0823809B2 (ja) * | 1990-01-22 | 1996-03-06 | 株式会社東芝 | バレルシフタ |
| JPH087668B2 (ja) * | 1990-02-07 | 1996-01-29 | 株式会社東芝 | ダイナミックバレルシフタ |
| US9959247B1 (en) | 2017-02-17 | 2018-05-01 | Google Llc | Permuting in a matrix-vector processor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961750A (en) * | 1974-04-05 | 1976-06-08 | Signetics Corporation | Expandable parallel binary shifter/rotator |
| JPS5523501A (en) * | 1978-06-29 | 1980-02-20 | Fujitsu Ltd | Shift operation unit |
| JPS5652441A (en) * | 1979-10-05 | 1981-05-11 | Pioneer Electronic Corp | Programmable bit shift circuit |
| US4509144A (en) * | 1980-02-13 | 1985-04-02 | Intel Corporation | Programmable bidirectional shifter |
| JPS5750049A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Shifting circuit |
| US4396944A (en) * | 1981-09-15 | 1983-08-02 | Phillips Petroleum Company | Video image size scaling |
| US4583197A (en) * | 1983-06-30 | 1986-04-15 | International Business Machines Corporation | Multi-stage pass transistor shifter/rotator |
| JPS6054070A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | 演算装置 |
| JPS6132139A (ja) * | 1984-07-24 | 1986-02-14 | Nec Corp | 双方向バレルシフト回路 |
-
1986
- 1986-09-30 JP JP61232357A patent/JPS6386024A/ja active Granted
-
1987
- 1987-09-29 US US07/102,343 patent/US4839840A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386024A (ja) | 1988-04-16 |
| US4839840A (en) | 1989-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |