JPH0426825A - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
薄膜トランジスタアレイおよびその製造方法Info
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- JPH0426825A JPH0426825A JP2131754A JP13175490A JPH0426825A JP H0426825 A JPH0426825 A JP H0426825A JP 2131754 A JP2131754 A JP 2131754A JP 13175490 A JP13175490 A JP 13175490A JP H0426825 A JPH0426825 A JP H0426825A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、液晶表示装置等に設けられる薄膜トランジ
スタアレイおよびその製造方法に関するものである。
スタアレイおよびその製造方法に関するものである。
「従来の技術」
液晶表示装置のゲート配線材料としては、その開発当初
からＣｒ、 Ｔａ、 Ｔｉ、 Ｍｏ等の高融点金属材料
が用いられてきた。この理由は、高融点金属材料が、下
地基板との密着性、熱的安定性、化学的安定性、加工性
に優れているからである。
からＣｒ、 Ｔａ、 Ｔｉ、 Ｍｏ等の高融点金属材料
が用いられてきた。この理由は、高融点金属材料が、下
地基板との密着性、熱的安定性、化学的安定性、加工性
に優れているからである。
第７図および第８図は従来の薄膜トランジスタアレイを
示す図である。ガラス基板２６上にモリブデン等からな
るゲートバス２１及びドレインバス２０が互いに絶縁層
を介して直交するように設けられている。また、ゲート
バス２１とドレイバス２０の交差する部分の近くに薄膜
トランジスタが設けられている。薄膜トランジスタはゲ
ート電極２５上に窒化ケイ素などからなるゲート絶縁膜
２４を設け、このゲート絶縁膜上に水素化アモルファス
ノリコンからなる半導体膜２３を設け、さらにこの半導
体膜２３上にアルミニウムなどからなりドレインバス２
０と同時に形成されたドレイン電極２２及びソース電極
１９を設けたものである。ソース電極１９は半導体膜２
３とゲート絶縁膜２４にあけられたコンタクトホール７
ａを介して画素電極ｌに接続されている。
示す図である。ガラス基板２６上にモリブデン等からな
るゲートバス２１及びドレインバス２０が互いに絶縁層
を介して直交するように設けられている。また、ゲート
バス２１とドレイバス２０の交差する部分の近くに薄膜
トランジスタが設けられている。薄膜トランジスタはゲ
ート電極２５上に窒化ケイ素などからなるゲート絶縁膜
２４を設け、このゲート絶縁膜上に水素化アモルファス
ノリコンからなる半導体膜２３を設け、さらにこの半導
体膜２３上にアルミニウムなどからなりドレインバス２
０と同時に形成されたドレイン電極２２及びソース電極
１９を設けたものである。ソース電極１９は半導体膜２
３とゲート絶縁膜２４にあけられたコンタクトホール７
ａを介して画素電極ｌに接続されている。
前記構造の液晶表示装置において、画素表示させるには
各画素に設けた薄膜トランジスタをスイッチングするこ
とにより行なわれる。このスイッチング動作はゲート電
極２５からの電界効果によるチャンネル導電度、即ち、
ソース電極１９とドレイン電極２２の間に流れる電流に
より制御される。
各画素に設けた薄膜トランジスタをスイッチングするこ
とにより行なわれる。このスイッチング動作はゲート電
極２５からの電界効果によるチャンネル導電度、即ち、
ソース電極１９とドレイン電極２２の間に流れる電流に
より制御される。
「発明が解決しようとする課題」
ところで最近になって、１０インチ以上の大画面かつ高
精細の液晶表示装置が望まれるようになってきた。とこ
ろが、特に大画面の液晶表示装置において、あるゲート
電極２５に走査信号を印加した時に、ゲートバス２１自
身の抵抗と容量との時定数により、薄膜トランジスタの
スイッチング動作に遅延が生じてしまうという問題があ
る。
精細の液晶表示装置が望まれるようになってきた。とこ
ろが、特に大画面の液晶表示装置において、あるゲート
電極２５に走査信号を印加した時に、ゲートバス２１自
身の抵抗と容量との時定数により、薄膜トランジスタの
スイッチング動作に遅延が生じてしまうという問題があ
る。
本発明は前記課題を解決するためになされたもので、ゲ
ート配線自身の抵抗値を低減することにより、薄膜トラ
ンジスタのスイッチング動作の遅延を軽減するとともに
、下地基板との密着性、熱的安定性、化学的安定性、加
工性に優れていることはもとより、各画素に十分なゲー
ト電圧と波形を供給するゲートバスとドレインバスを備
える薄膜トランジスタアレイおよび、その製造方法の提
供を目的とする。
ート配線自身の抵抗値を低減することにより、薄膜トラ
ンジスタのスイッチング動作の遅延を軽減するとともに
、下地基板との密着性、熱的安定性、化学的安定性、加
工性に優れていることはもとより、各画素に十分なゲー
ト電圧と波形を供給するゲートバスとドレインバスを備
える薄膜トランジスタアレイおよび、その製造方法の提
供を目的とする。
「課題を解決するための手段」
請求項１に記載の発明では、前記課題を解決するために
、基板上に、複数のゲートバスとドレインバスとが互い
に絶縁層を介して交差するように形成され、この交差部
付近の基板上にゲート電極と画素電極が設置され、それ
らの上にゲート絶縁膜と半導体膜が積層されて薄膜トラ
ンジスタが形成されてなる薄膜トランジスタアレイにお
いて、ゲートバスとドレインバスが半導体膜の上に形成
され、ゲートバスとゲート電極が、ゲート絶縁膜と半導
体膜を貫通したコンタクトホールを介して接続され、さ
らに、ドレイン電極とドレインバスがゲート絶縁膜と半
導体膜を貫通したコンタクトホールを介して接続されて
なることを特徴とする薄膜トランジスタアレイとした。
、基板上に、複数のゲートバスとドレインバスとが互い
に絶縁層を介して交差するように形成され、この交差部
付近の基板上にゲート電極と画素電極が設置され、それ
らの上にゲート絶縁膜と半導体膜が積層されて薄膜トラ
ンジスタが形成されてなる薄膜トランジスタアレイにお
いて、ゲートバスとドレインバスが半導体膜の上に形成
され、ゲートバスとゲート電極が、ゲート絶縁膜と半導
体膜を貫通したコンタクトホールを介して接続され、さ
らに、ドレイン電極とドレインバスがゲート絶縁膜と半
導体膜を貫通したコンタクトホールを介して接続されて
なることを特徴とする薄膜トランジスタアレイとした。
請求項２に記載の発明では、前記課題を解決するために
、基板上に、複数のゲートバスとドレインバスとが互い
に絶縁層を介して交差するように形成され、この交差部
付近の基板上にゲート電極と画素電極が設置され、それ
らの上にゲート絶縁膜と半導体膜が積層されて薄膜トラ
ンジスタが形成されてなる薄膜トランジスタアレイにお
いて、ドレインバスが、基板上に形成されて上記交差部
の近傍で分断された下部ドレインバスと、半導体膜上に
形成された上部ドレインバスとの二層構造をなすととも
に、上部ドレインバスと下部ドレインバスとが、ゲート
絶縁膜と半導体膜を貫通したコンタクトホールを介して
接続されてなることを特徴とする薄膜トランジスタアレ
イとした。
、基板上に、複数のゲートバスとドレインバスとが互い
に絶縁層を介して交差するように形成され、この交差部
付近の基板上にゲート電極と画素電極が設置され、それ
らの上にゲート絶縁膜と半導体膜が積層されて薄膜トラ
ンジスタが形成されてなる薄膜トランジスタアレイにお
いて、ドレインバスが、基板上に形成されて上記交差部
の近傍で分断された下部ドレインバスと、半導体膜上に
形成された上部ドレインバスとの二層構造をなすととも
に、上部ドレインバスと下部ドレインバスとが、ゲート
絶縁膜と半導体膜を貫通したコンタクトホールを介して
接続されてなることを特徴とする薄膜トランジスタアレ
イとした。
請求項３に記載の発明では、前記課題を解決するために
、ゲートバスの膜厚がゲート電極の膜厚よりも厚いこと
を特徴とする請求項ｌまたは請求項２記載の薄膜トラン
ジスタアレイとした。
、ゲートバスの膜厚がゲート電極の膜厚よりも厚いこと
を特徴とする請求項ｌまたは請求項２記載の薄膜トラン
ジスタアレイとした。
請求項４に記載の発明では、前記課題を解決するために
、請求項１記載の薄膜トランジスタアレイにおいて、ゲ
ートバスが、ゲート電極またはドレインバスよりも電気
的に低抵抗な材料からなることを特徴とする薄膜トラン
ジスタアレイとした。
、請求項１記載の薄膜トランジスタアレイにおいて、ゲ
ートバスが、ゲート電極またはドレインバスよりも電気
的に低抵抗な材料からなることを特徴とする薄膜トラン
ジスタアレイとした。
請求項５に記載の発明では、前記課題を解決するために
、請求項２記載の薄膜トランジスタアレイにおいて、ゲ
ートバスまたは上部ドレインバスが、ゲート電極または
下部ドレインバスよりも電気的に低抵抗な材料からなる
ことを特徴とする薄膜トランジスタアレイとした。
、請求項２記載の薄膜トランジスタアレイにおいて、ゲ
ートバスまたは上部ドレインバスが、ゲート電極または
下部ドレインバスよりも電気的に低抵抗な材料からなる
ことを特徴とする薄膜トランジスタアレイとした。
請求項６記載の発明は、前記課題を解決するために、基
板上にゲート電極とドレインバスを形成し、次に、それ
らの上にゲート絶縁膜と半導体膜を形成し、次いでゲー
ト絶縁膜と半導体膜に複数のコンタクトホールを形成し
た後、半導体膜の上に、コンタクトホールを介してゲー
ト電極に接続するゲートバスと、コンタクトホールを介
してドレインバスに接続するドレイン電極と、コンタク
トホールを介して画素電極に接続するソース電極とを各
々形成することを特徴とする薄膜トランジスタアレイの
製造方法である。
板上にゲート電極とドレインバスを形成し、次に、それ
らの上にゲート絶縁膜と半導体膜を形成し、次いでゲー
ト絶縁膜と半導体膜に複数のコンタクトホールを形成し
た後、半導体膜の上に、コンタクトホールを介してゲー
ト電極に接続するゲートバスと、コンタクトホールを介
してドレインバスに接続するドレイン電極と、コンタク
トホールを介して画素電極に接続するソース電極とを各
々形成することを特徴とする薄膜トランジスタアレイの
製造方法である。
請求項７記載の発明は、前記課題を解決するために、基
板上にゲート電極と下部ドレインバスを形成し、次に、
それらの上にゲート絶縁膜、半導体膜を形成し、次いで
ゲート絶縁膜と半導体膜に複数のコンタクトホールを形
成した後、半導体膜の上にコンタクトホールを介してゲ
ート電極に接続するゲートバスと、半導体膜の上にコン
タクトホールを介して下部ドレインバスに接続する上部
ドレインバスと、コンタクトホールを介して画素電極に
接続するソース電極とを形成することを特徴とする薄膜
トランジスタアレイの製造方法である。
板上にゲート電極と下部ドレインバスを形成し、次に、
それらの上にゲート絶縁膜、半導体膜を形成し、次いで
ゲート絶縁膜と半導体膜に複数のコンタクトホールを形
成した後、半導体膜の上にコンタクトホールを介してゲ
ート電極に接続するゲートバスと、半導体膜の上にコン
タクトホールを介して下部ドレインバスに接続する上部
ドレインバスと、コンタクトホールを介して画素電極に
接続するソース電極とを形成することを特徴とする薄膜
トランジスタアレイの製造方法である。
「実施例１ 」
第１図ないし第３図は本発明の実施例１を示す図で、第
１図は平面図であり、第２図は第１図におけるＡ−Ａ’
断面図、第３図は第１図のＢ−Ｂ断面図である。
１図は平面図であり、第２図は第１図におけるＡ−Ａ’
断面図、第３図は第１図のＢ−Ｂ断面図である。
この実施例ではガラスなどからなる基板２６上にＣｒ、
Ｍｏ、Ｔａ、Ｔｉなとからなる高融点金属材料でゲート
電極４とドレインバス２が形成され、さらに画素電極１
が形成されている。ゲート電極４上には窒化ケイ素など
からなるゲート絶縁膜ｌＯ及び、このゲート絶縁膜上に
は水素化アモルファスシリコンからなる半導体膜９が積
層されている。
Ｍｏ、Ｔａ、Ｔｉなとからなる高融点金属材料でゲート
電極４とドレインバス２が形成され、さらに画素電極１
が形成されている。ゲート電極４上には窒化ケイ素など
からなるゲート絶縁膜ｌＯ及び、このゲート絶縁膜上に
は水素化アモルファスシリコンからなる半導体膜９が積
層されている。
さらに、この半導体膜９上には抵抗の小さい金属材料で
ゲートバス３とドレイン電極５およびソース電極６が設
けられている。この実施例におけるゲートバス３とドレ
イン電極５を構成する金属材料は導電体であればどのよ
うな金属材料でもよいが、抵抗の小さい金属材料、例え
ば、ＡＩを使用することにより、ゲート配線の抵抗値を
下げることができる。
ゲートバス３とドレイン電極５およびソース電極６が設
けられている。この実施例におけるゲートバス３とドレ
イン電極５を構成する金属材料は導電体であればどのよ
うな金属材料でもよいが、抵抗の小さい金属材料、例え
ば、ＡＩを使用することにより、ゲート配線の抵抗値を
下げることができる。
また、ゲートバス３は半導体膜９とゲート絶縁膜ｌＯに
あけられたコンタクトホール８を介してゲート電極４に
接続されてなる。さらに、ドレイン電極５は半導体膜９
とゲート絶縁膜１０にあけられたコンタクトホール７ｂ
を介してドレインバス２に接続されてなる。さらにまた
、ソース電極６は半導体膜９とゲート絶縁膜ｌＯにあけ
られたコンタクトホール７ａを介して画素電極ｌに接続
されてなる。
あけられたコンタクトホール８を介してゲート電極４に
接続されてなる。さらに、ドレイン電極５は半導体膜９
とゲート絶縁膜１０にあけられたコンタクトホール７ｂ
を介してドレインバス２に接続されてなる。さらにまた
、ソース電極６は半導体膜９とゲート絶縁膜ｌＯにあけ
られたコンタクトホール７ａを介して画素電極ｌに接続
されてなる。
前述の構造の薄膜トランジスタを製造するには、最初に
、高融点金属材料からなるゲート電極４とドレインバス
２をさらには、画素電極１をガラスなどからなる基板上
に形成する。その後、ゲート電極上にゲート絶縁膜１０
を設け、さらに、ゲート絶縁膜上に半導体膜９を積層す
るとともに、コンタクトホール７ａ、７ｂ１８を形成す
る。そして、半導体膜９上に抵抗の小さい金属材料でゲ
ートバス３とドレイン電極５及びソース電極６を設ける
。
、高融点金属材料からなるゲート電極４とドレインバス
２をさらには、画素電極１をガラスなどからなる基板上
に形成する。その後、ゲート電極上にゲート絶縁膜１０
を設け、さらに、ゲート絶縁膜上に半導体膜９を積層す
るとともに、コンタクトホール７ａ、７ｂ１８を形成す
る。そして、半導体膜９上に抵抗の小さい金属材料でゲ
ートバス３とドレイン電極５及びソース電極６を設ける
。
この時、ゲートバス３は半導体膜９とゲート絶縁膜１０
にあけられたコンタクトホール８を介してゲート電極４
に接続する。ドレイン電極５は半導体膜９とゲート絶縁
膜ＩＯにあけられたコンタクトホール７ｂを介してドレ
インバス２に接続する。
にあけられたコンタクトホール８を介してゲート電極４
に接続する。ドレイン電極５は半導体膜９とゲート絶縁
膜ＩＯにあけられたコンタクトホール７ｂを介してドレ
インバス２に接続する。
ソース電極６は半導体膜９とゲート絶縁膜１０にあけら
れたコンタクトホール７ａを介して画素電極ｌに接続す
る。
れたコンタクトホール７ａを介して画素電極ｌに接続す
る。
ところで、ゲート配線（ゲートバス）の抵抗Ｒ（Ｇ）は
、 Ｒ（Ｇ）＝ρＸＬ／（Ｗ−ｄ） で表される。ここで、ρはゲート配線材料の比抵抗、Ｌ
はゲート配線の長さ、Ｗはゲート配線幅、ｄはゲート配
線の膜厚である。
、 Ｒ（Ｇ）＝ρＸＬ／（Ｗ−ｄ） で表される。ここで、ρはゲート配線材料の比抵抗、Ｌ
はゲート配線の長さ、Ｗはゲート配線幅、ｄはゲート配
線の膜厚である。
ゲート配線の抵抗を低下させるためには、上式より、ρ
あるいはＬを小さくするか、もしくはＷあるいはｄを大
きくすることが容易に考えられる。
あるいはＬを小さくするか、もしくはＷあるいはｄを大
きくすることが容易に考えられる。
しかしながら、実際の構成を考慮すると、Ｌはデイスプ
レィの大きさにより決定され、また、Ｗは開口率により
決定される。さらに、従来例ではｄをあまり厚くしてし
まうと、ゲート配線の上に成膜されるゲート絶縁膜ｌＯ
のステップカバレッジを難しくしてしまい、さらにまた
、ρを小さくするために低比抵抗の材量にしてしまうと
熱的安定性や化学的安定性に不安が生じるために、材量
も自ずと制限されてしまうということがある。
レィの大きさにより決定され、また、Ｗは開口率により
決定される。さらに、従来例ではｄをあまり厚くしてし
まうと、ゲート配線の上に成膜されるゲート絶縁膜ｌＯ
のステップカバレッジを難しくしてしまい、さらにまた
、ρを小さくするために低比抵抗の材量にしてしまうと
熱的安定性や化学的安定性に不安が生じるために、材量
も自ずと制限されてしまうということがある。
そこでこの実施例においては、まず、下地の基板２６と
の密着性、熱的安定性、化学的安定性、加工性の特に要
求されるゲート電極４とドレインバス２は、上述された
要求に対して優れた材料である高融点金属材料により形
成している。
の密着性、熱的安定性、化学的安定性、加工性の特に要
求されるゲート電極４とドレインバス２は、上述された
要求に対して優れた材料である高融点金属材料により形
成している。
その上で、ゲートバス３とドレイン電極５及びソース電
極６を抵抗値の低い金属材料、例えば、Ａ１などで形成
することにより、ゲート配線の抵抗値を下げることがで
きる。
極６を抵抗値の低い金属材料、例えば、Ａ１などで形成
することにより、ゲート配線の抵抗値を下げることがで
きる。
さらに、この実施例の構造のように、ゲートバス３がゲ
ート絶縁膜１０と半導体膜９を貫通したコンタクトホー
ル８を介してゲート電極に接続されているために、ゲー
ト絶縁膜１０のステップカバレッジを難しくすることな
く、ゲートバス３の膜厚を厚くすることができる。
ート絶縁膜１０と半導体膜９を貫通したコンタクトホー
ル８を介してゲート電極に接続されているために、ゲー
ト絶縁膜１０のステップカバレッジを難しくすることな
く、ゲートバス３の膜厚を厚くすることができる。
以上の構造および製造方法により、熱安定性や化学的安
定性を損なわずに比抵抗を低下させ、また、ゲート配線
の膜厚を厚くすることかできる。
定性を損なわずに比抵抗を低下させ、また、ゲート配線
の膜厚を厚くすることかできる。
従って、上式におけるｄを大きくさせて、ρを小さくす
ることが可能となる。この結果、ゲート配線の抵抗Ｒ（
（１；）を低べすることか実現できる。
ることが可能となる。この結果、ゲート配線の抵抗Ｒ（
（１；）を低べすることか実現できる。
さらには、本発明の薄膜トランジスタアレイのように、
画素電極ｌとＩＴＯ（透明導電膜）を最初に形成する構
造の薄膜トランジスタ液晶表示装置では、画素とゲート
電極をＩＴＯで形成して、ゲート電極を形成する工程を
削減することが可能である。
画素電極ｌとＩＴＯ（透明導電膜）を最初に形成する構
造の薄膜トランジスタ液晶表示装置では、画素とゲート
電極をＩＴＯで形成して、ゲート電極を形成する工程を
削減することが可能である。
「実施例２」
第４図ないし第６図は本発明の実施例２を示す図であり
、第４図は平面図で、第５図は第４図におけるＡ−Ａ’
断面図、第６図は第４図のＢ−Ｂ断面図である。
、第４図は平面図で、第５図は第４図におけるＡ−Ａ’
断面図、第６図は第４図のＢ−Ｂ断面図である。
この実施例では、基板２６上にＣｒ、 Ｍｏ、 Ｔａ、
Ｔｉなどからなる高融点金属材料でゲート電極４と下部
ドレインバス１３が形成されてなる。下部ドレインバス
１３は、第４図に示すようにゲートバス３と同程度の幅
を有し、その幅の数倍程度の長さを有するもので、ゲー
トバス３と絶縁層を介して交差するように形成されてい
る。
Ｔｉなどからなる高融点金属材料でゲート電極４と下部
ドレインバス１３が形成されてなる。下部ドレインバス
１３は、第４図に示すようにゲートバス３と同程度の幅
を有し、その幅の数倍程度の長さを有するもので、ゲー
トバス３と絶縁層を介して交差するように形成されてい
る。
そして、ゲート電極４上には、窒化ケイ素などからなる
ゲート絶縁膜１８及び、このゲート絶縁膜上に水素化ア
モルファスシリコンからなる半導体膜１７が積層されて
いる。さらに、この半導体膜１７上には抵抗の小さい金
属材料でゲート７（ス３とドレイン電極１２と上部ドレ
インバス１１とソース電極６が設けられている。
ゲート絶縁膜１８及び、このゲート絶縁膜上に水素化ア
モルファスシリコンからなる半導体膜１７が積層されて
いる。さらに、この半導体膜１７上には抵抗の小さい金
属材料でゲート７（ス３とドレイン電極１２と上部ドレ
インバス１１とソース電極６が設けられている。
上部ドレインバス１１は、前述の下部ドレインバス１３
を接続するためのもので、第４図の画素電極１の右下方
の下部ドレインバス１３の一端と右上方の下部ドレイン
バス１３の一端とにオーバーラツプするように形成され
ている。そして、上部ドレインバス１１の一端に接続さ
れたドレイン電極１２は半導体膜１７とゲート絶縁膜１
８にあけられたコンタクトホール１４を介して下部ドレ
インバス１３の一端に接続されている。また、電気的に
低抵抗な金属材料からなる上部ドレインバスＩＩの他端
はコンタクトホール１５を介して高融点金属材料からな
る第４図中右上方の下部ドレインバス１３と接続し、さ
らに一方、図中右下方の上部ドレインバス１１はコンタ
クトホール１６を介して右下方の下部ドレインバス１３
の一端と接続している。このように低抵抗金属材料から
なる上部ドレインバス１１と高融点金属材料からなる下
部ドレインバス１３が繰り返し接続することにより、個
々の画素の回路が液晶表示装置の画面全体にマトリクス
状に配置することとなる。
を接続するためのもので、第４図の画素電極１の右下方
の下部ドレインバス１３の一端と右上方の下部ドレイン
バス１３の一端とにオーバーラツプするように形成され
ている。そして、上部ドレインバス１１の一端に接続さ
れたドレイン電極１２は半導体膜１７とゲート絶縁膜１
８にあけられたコンタクトホール１４を介して下部ドレ
インバス１３の一端に接続されている。また、電気的に
低抵抗な金属材料からなる上部ドレインバスＩＩの他端
はコンタクトホール１５を介して高融点金属材料からな
る第４図中右上方の下部ドレインバス１３と接続し、さ
らに一方、図中右下方の上部ドレインバス１１はコンタ
クトホール１６を介して右下方の下部ドレインバス１３
の一端と接続している。このように低抵抗金属材料から
なる上部ドレインバス１１と高融点金属材料からなる下
部ドレインバス１３が繰り返し接続することにより、個
々の画素の回路が液晶表示装置の画面全体にマトリクス
状に配置することとなる。
また、ゲートバス３は半導体膜１７とゲート絶縁膜１８
にあけられたコンタクトホール８を介してゲート電極４
に接続されている。
にあけられたコンタクトホール８を介してゲート電極４
に接続されている。
さらに、ソース電極６は半導体膜１７とゲート絶縁膜１
８にあけられたコンタクトホール７ａを介して画素電極
１に接続されている。
８にあけられたコンタクトホール７ａを介して画素電極
１に接続されている。
ここで、ゲートバス３とドレイン電極１２と上部ドレイ
ンバス１１とソース電極６の材質は実施例１と同様に、
導電体であればどのような金属材料でもよいが、抵抗の
小さい金属材料、例え（キ、Ａｌを使用することにより
、ゲート配線の抵抗値を下げることかできる。
ンバス１１とソース電極６の材質は実施例１と同様に、
導電体であればどのような金属材料でもよいが、抵抗の
小さい金属材料、例え（キ、Ａｌを使用することにより
、ゲート配線の抵抗値を下げることかできる。
前述の構造の薄膜トランジスタを製造するには、上述の
高融点金属材料からなるゲート電極４と下部ドレインバ
ス１３をさらには、画素電極１をガラスなとからなる基
板上に形成する。その後、ゲート電極４上にゲート絶縁
膜１８を設け、さらに、ゲート絶縁膜上に半導体膜１７
を積層するとともに、コンタクトホール７ａ、８．１４
を形成する。
高融点金属材料からなるゲート電極４と下部ドレインバ
ス１３をさらには、画素電極１をガラスなとからなる基
板上に形成する。その後、ゲート電極４上にゲート絶縁
膜１８を設け、さらに、ゲート絶縁膜上に半導体膜１７
を積層するとともに、コンタクトホール７ａ、８．１４
を形成する。
そして、半導体膜１７上に抵抗の小さい金属材料でゲー
トバス３とドレイン電極１２と上部ドレインバス１１及
びソース電極６を形成する。この時、ゲートバス３は半
導体膜１７とゲート絶縁膜１８にあけられたコンタクト
ホール８を介してゲート電極４に接続し、また、ドレイ
ン電極１２は半導体膜１７とゲート絶縁膜１８にあけら
れたコンタクトホール１４を介して下部ドレインバス１
３に接続し、ソース電極６は半導体膜１７とゲート絶縁
膜１８にあけられたコンタクトホール７ａを介して画素
電極ｌに接続する。そして、上部ドレインバス１１はコ
ンタクトホール１５を介して第４図中右上方の下部ドレ
インバス１３の一端と接続し、また、図中右下方の上部
ドレインバスｌｌはコンタクトホール１６を介して下部
ドレインバス１３の一端と接続する。
トバス３とドレイン電極１２と上部ドレインバス１１及
びソース電極６を形成する。この時、ゲートバス３は半
導体膜１７とゲート絶縁膜１８にあけられたコンタクト
ホール８を介してゲート電極４に接続し、また、ドレイ
ン電極１２は半導体膜１７とゲート絶縁膜１８にあけら
れたコンタクトホール１４を介して下部ドレインバス１
３に接続し、ソース電極６は半導体膜１７とゲート絶縁
膜１８にあけられたコンタクトホール７ａを介して画素
電極ｌに接続する。そして、上部ドレインバス１１はコ
ンタクトホール１５を介して第４図中右上方の下部ドレ
インバス１３の一端と接続し、また、図中右下方の上部
ドレインバスｌｌはコンタクトホール１６を介して下部
ドレインバス１３の一端と接続する。
以上のように、ゲート電極４と下部ドレインバス１３を
高融点金属材料により形成するので、下地基板との密着
性、熱的安定性、化学的安定性、加工性を確保てきる。
高融点金属材料により形成するので、下地基板との密着
性、熱的安定性、化学的安定性、加工性を確保てきる。
その上、ゲートバス３とトレイン電極１２及びソース電
極６を抵抗値の低い金属材料、例えば、ＡＩなどて形成
することにより、ゲート配線の抵抗値を下げることかで
きる。
極６を抵抗値の低い金属材料、例えば、ＡＩなどて形成
することにより、ゲート配線の抵抗値を下げることかで
きる。
さらに、本発明の構造では、ゲートバス３がゲート絶縁
膜１８と半導体膜１７を貫通したコンタクトホール８を
介してゲート電極４に接続されてなるために、ゲート絶
縁膜１８のステップカバレッノを難しくすることなく、
ゲートバス３の膜厚を厚くすることができる。
膜１８と半導体膜１７を貫通したコンタクトホール８を
介してゲート電極４に接続されてなるために、ゲート絶
縁膜１８のステップカバレッノを難しくすることなく、
ゲートバス３の膜厚を厚くすることができる。
「製造例」
本発明における実施例１の薄膜トランジスタアレイと第
７図と第８図に示される従来例の薄膜トランジスタアレ
イを各々製造し、ゲート配線の抵抗Ｒ（Ｇ）を測定した
。
７図と第８図に示される従来例の薄膜トランジスタアレ
イを各々製造し、ゲート配線の抵抗Ｒ（Ｇ）を測定した
。
尚、実施例１の薄膜トランジスタアレイのドレインバス
２とゲート電極４の材質はＣｒとし、ゲートバス３及び
ドレイン電極５とソース電極６の材質はＡＩとした。ま
た、従来例の薄膜トランジスタアレイのソース電極１９
、ドレインバス電極２０、ゲートバス電極２１の材質は
Ｃｒとした。
２とゲート電極４の材質はＣｒとし、ゲートバス３及び
ドレイン電極５とソース電極６の材質はＡＩとした。ま
た、従来例の薄膜トランジスタアレイのソース電極１９
、ドレインバス電極２０、ゲートバス電極２１の材質は
Ｃｒとした。
以上の測定結果を第１表に示した。
第 １ 表
尚、本発明例のｄ値６０００人はこれ以上とすることも
可能である。
可能である。
第１表の結果から、本発明例の薄膜トランジスタアレイ
のゲート配線の抵抗値Ｒ（Ｇ）は従来例の薄膜トランジ
スタアレイの抵抗値Ｒ（Ｇ）よりもはるかに小さいこと
が確認された。
のゲート配線の抵抗値Ｒ（Ｇ）は従来例の薄膜トランジ
スタアレイの抵抗値Ｒ（Ｇ）よりもはるかに小さいこと
が確認された。
「発明の効果」
以上説明したように本発明の薄膜トランジスタアレイで
は、下地基板との密着性、熱的安定性、化学的安定性、
加工性に優れ、また、ゲート配線の抵抗値を小さくする
ことができ、薄膜トランジスタのスイッチング動作の遅
延を軽減し、各画素に十分なゲート電圧と波形を供給す
ることにより、より大きなデイスプレィと高画質化を可
能とした。
は、下地基板との密着性、熱的安定性、化学的安定性、
加工性に優れ、また、ゲート配線の抵抗値を小さくする
ことができ、薄膜トランジスタのスイッチング動作の遅
延を軽減し、各画素に十分なゲート電圧と波形を供給す
ることにより、より大きなデイスプレィと高画質化を可
能とした。
第１図は実施例１の平面図、第２図と第３図は各々実施
例１の断面図、第４図は実施例２の平面図、第５図と第
６図は各々実施例２の断面図、第７図は従来例の平面図
、第８図は従来例の断面図である。 １・・・・・・画素電極、 ２．２０・・・・・・ドレインバス、 ３２１・・・・・・ゲートバス、 ４２５・・・・・・ゲート電極、 ５．１２．２２・・・・・・トレイン電極、６１９・・
・・・・ソース電極、 ７ａ、７ｂ、８，１４，１５．１６−−コンタクホール
、 ９．１７．２３・・・・・・半導体膜、１０ １８．２
４・・・・・・ゲート絶縁膜、１１・・・・・・上部ド
レインバス、 １３・・・・・・下部ドレインバス、 ２６・・・・・・基板。
例１の断面図、第４図は実施例２の平面図、第５図と第
６図は各々実施例２の断面図、第７図は従来例の平面図
、第８図は従来例の断面図である。 １・・・・・・画素電極、 ２．２０・・・・・・ドレインバス、 ３２１・・・・・・ゲートバス、 ４２５・・・・・・ゲート電極、 ５．１２．２２・・・・・・トレイン電極、６１９・・
・・・・ソース電極、 ７ａ、７ｂ、８，１４，１５．１６−−コンタクホール
、 ９．１７．２３・・・・・・半導体膜、１０ １８．２
４・・・・・・ゲート絶縁膜、１１・・・・・・上部ド
レインバス、 １３・・・・・・下部ドレインバス、 ２６・・・・・・基板。
Claims (7)
- （１）基板上に、複数のゲートバスとドレインバスとが
互いに絶縁層を介して交差するように形成され、この交
差部付近の基板上にゲート電極と画素電極が設置され、
それらの上にゲート絶縁膜と半導体膜が積層されて薄膜
トランジスタが形成されてなる薄膜トランジスタアレイ
において、ゲートバスとドレインバスが半導体膜の上に
形成され、ゲートバスとゲート電極が、ゲート絶縁膜と
半導体膜を貫通したコンタクトホールを介して接続され
、さらに、ドレイン電極とドレインバスがゲート絶縁膜
と半導体膜を貫通したコンタクトホールを介して接続さ
れてなることを特徴とする薄膜トランジスタアレイ。 - （２）基板上に、複数のゲートバスとドレインバスとが
互いに絶縁層を介して交差するように形成され、この交
差部付近の基板上にゲート電極と画素電極が設置され、
それらの上にゲート絶縁膜と半導体膜が積層されて薄膜
トランジスタが形成されてなる薄膜トランジスタアレイ
において、ドレインバスが、基板上に形成されて上記交
差部の近傍で分断された下部ドレインバスと、半導体膜
上に形成された上部ドレインバスとの二層構造をなすと
ともに、上部ドレインバスと下部ドレインバスとが、ゲ
ート絶縁膜と半導体膜を貫通したコンタクトホールを介
して接続されてなることを特徴とする薄膜トランジスタ
アレイ。 - （３）ゲートバスの膜厚がゲート電極の膜厚よりも厚い
ことを特徴とする請求項１または請求項２記載の薄膜ト
ランジスタアレイ。 - （４）請求項１記載の薄膜トランジスタアレイにおいて
、ゲートバスが、ゲート電極またはドレインバスよりも
電気的に低抵抗な材料からなることを特徴とする薄膜ト
ランジスタアレイ。 - （５）請求項２記載の薄膜トランジスタアレイにおいて
、ゲートバスまたは上部ドレインバスが、ゲート電極ま
たは下部ドレインバスよりも電気的に低抵抗な材料から
なることを特徴とする薄膜トランジスタアレイ。 - （６）基板上にゲート電極とドレインバスを形成し、次
に、それらの上にゲート絶縁膜と半導体膜を形成し、次
いでゲート絶縁膜と半導体膜に複数のコンタクトホール
を形成した後、半導体膜の上に、コンタクトホールを介
してゲート電極に接続するゲートバスと、コンタクトホ
ールを介してドレインバスに接続するドレイン電極と、
コンタクトホールを介して画素電極に接続するソース電
極とを各々形成することを特徴とする薄膜トランジスタ
アレイの製造方法。 - （７）基板上にゲート電極と下部ドレインバスを形成し
、次に、それらの上にゲート絶縁膜、半導体膜を形成し
、次いでゲート絶縁膜と半導体膜に複数のコンタクトホ
ールを形成した後、半導体膜の上に、コンタクトホール
を介してゲート電極に接続するゲートバスと、半導体膜
の上にコンタクトホールを介して下部ドレインバスに接
続する上部ドレインバスと、コンタクトホールを介して
画素電極に接続するソース電極とを形成することを特徴
とする薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175490A JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175490A JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426825A true JPH0426825A (ja) | 1992-01-30 |
| JP2628928B2 JP2628928B2 (ja) | 1997-07-09 |
Family
ID=15065410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13175490A Expired - Lifetime JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628928B2 (ja) |
Cited By (10)
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-
1990
- 1990-05-22 JP JP13175490A patent/JP2628928B2/ja not_active Expired - Lifetime
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| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
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| US8797472B2 (en) | 2009-07-17 | 2014-08-05 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT-LCD array substrate and manufacturing method thereof |
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| JP2628928B2 (ja) | 1997-07-09 |
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