JPH04268725A - 力学量検出センサおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＳｉを含む基板上に例え
ば加速度や圧力等の力学量を検知するセンサを有する半
導体装置および製造方法に関するものである。

【０００２】

【従来の技術】近年、情報機器，コンシューマー機器，
制御機器の進歩に伴い、半導体を用いたセンサの需要が
増加してきている。光，電気，磁気，音波，化学，力学
等の測定対象に応じて種々のセンサが開発されているが
、ロボット開発の著しい進歩等に伴い、性能の良い力学
量検知・制御用のセンサの開発が求められている。その
中でも加速度センサや圧力センサは、例えば不純物濃度
依存性エッチング，ボンディング，犠牲層エッチングな
どの特異プロセス分野におけるマイクロメカニクス技術
の進歩により小型化複合化が進んでいる。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たマイクロメカニクス技術を用いた従来型の加速度セン
サは異方性エッチングおよび犠牲層エッチングや結晶と
結晶との接合技術などを用いており、製造プロセスが複
雑であった。

【０００４】また、信号処理回路や制御回路をセンサの
周辺に配置するが、その回路素子とセンサとの結合関係
が複雑になるという欠点があった。

【０００５】また、電極材料として、従来型のアモルフ
ァスの電極材料やエピタキシャルではない電極材料を用
いる場合においては、検知用電極としての充分な機械的
特性が得られないという欠点もあった。

【０００６】一方、Ｓｉ基板上へ電極材料をエピタキシ
ャル成長させる技術について、最近著しい進歩を遂げ始
めているが、上記マイクロメカニスク技術を用いた加速
度センサや圧力サンセなどの半導体を用いたセンサに応
用している例は報告されていない。

【０００７】本発明の目的は、製造プロセスが簡単であ
り、信号処理回路や制御回路との接続を容易に行え、か
つコンパクトで高性能のセンサを備えた半導体装置およ
び製造方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明によれば、導電性
の下地と、前記下地表面上に形成された絶縁膜と、前記
絶縁膜に形成され、かつ前記下地表面が露出する開口部
と、前記開口部を通して前記下地表面からエピタキシャ
ル成長により形成された導電体膜とを含むことを特徴と
する半導体装置が提供される。

【０００９】ここで、上記導電体膜は、前記導電体膜は
、互いに離間した固定電極と可動電極を含むものであっ
てもよい。この導電体膜は、前記導電体膜は単結晶Ａｌ
からなるものであってもよい。

【００１０】また、本発明によれば、導電体の下地表面
上に選択膜を形成する工程と、前記選択膜に前記下地表
面の露出する開口部を形成する工程と、前記開口部を通
して前記下地表面からエピタキシャル成長により導電体
膜を形成する工程とを含むことを特徴とする半導体装置
の製造方法が提供される。

【００１１】ここで、上記選択膜のみを除去する工程を
加えてもよい。上記導電体膜形成工程を行う前に、前記
開口部から露出する前記下地表面にイオンを打込む工程
を行うようにしてもよい。上記導電体膜形成工程は、ア
ルキルアルミニウムハイドライドのガスと水素ガスとを
利用したＣＶＤ法により行うようにしてもよい。さらに
、アルキルアルミニウムハイドライドはジメチルアルミ
ニウムハイドライドであってもよい。

【００１２】

【作用】本発明による半導体装置における導電体膜は導
電性の下地表面からエピタキシャル成長させて形成した
ものであるので、その導電体膜を検知用電極として用い
るに充分の機械的強度を有する。また、導電体膜は信号
処理・制御回路用の素子との電気的接触を容易に行うこ
とができるので、半導体装置としての信頼性向上に寄与
する。

【００１３】また、本発明による半導体装置の製造方法
においては、基板にＩＣを作成した後、選択的に電極を
形成するだけの簡単な工程で半導体装置を作成でき、歩
留り等が上がり、コストも低減できる。

【００１４】

【実施例】以下に、本発明の一実施態様を挙げて本発明
をさらに詳細に説明する。

【００１５】図１は本発明の半導体装置の概略構成図で
ある。符号１は基板である。基板１はこの例において単
結晶Ｓｉが用いられ、その一部分にＭＯＳ構造のトラン
ジスタが形成されている。ソース３ａおよびドレイン３
ｂは拡散等により形成され、ゲート用の熱酸化膜２が形
成されている。この熱酸化膜２の上には、フォトリソグ
ラフィにより所望の形状にパターン化された低抵抗の電
極層４および５が形成されている。その上に、パシベー
ション層６が形成されている。パシベーション層６には
、フォトリソグラフィを用いてパターン化された２つの
開口部が形成されている。これらの開口部からは上記電
極層４および５がそれぞれ露出している。固定検知電極
７および可動検知電極８は上記開口部を通して電極層４
および５から基板面に対して垂直にエピタキシャル成長
により形成されている。これら固定検知電極７と可動検
知電極８は、容量型の加速度センサを構成している。

【００１６】電極層４に加えた電圧は、可動検知電極８
の変位に応じた容量変化に応じて変わる。これにより、
ゲート電極７の電圧変化が誘起され、ソースの拡散層３
ａからドレインの拡散層３ｂに流れる電流が変化する。 この電流変化から、加速度に応じた可動検知電極８の変
位が外部で検出できる。

【００１７】本発明の半導体装置において、例えば基板
としてはｎ型の単結晶Ｓｉが用いられ、拡散層としては
ボロンを用いてｐ型層を形成する。低抵抗の電極層４お
よび５としては、ドープしたポリＳｉ、ドープした単結
晶Ｓｉ、Ｗ，Ｔｉ，Ｔａ，Ｍｏなどの高融点金属、Ａｕ
，Ｐｄ，Ｐｔ，ＴｉＮ，ＡｌＳｉなどが用いられる。 また、上述したメタルのメタルシリサイド等も用いるこ
とが可能である。上記電極層４および５の製法には、Ｌ
ＰＣＶＤ（低圧ＣＶＤ），常圧ＣＶＤ，スパッタ，蒸着
などが用いられる。パシベーション層６としては絶縁性
の材料であればほとんど何でも使用可能であり、具体的
にはＳｉＯ２　，Ｓｉ３　Ｎ４　，ａ−Ｓｉ：Ｎ：Ｈ，
タンタルオキサイドの他、セラミックスなども用いられ
る。パシベーション層６の製法にはＣＶＤ，スパッタな
どが好適である。

【００１８】固定検知電極７と可動検知電極８の材料は
Ａｌ，Ｗ，Ａｎ，Ｍｏ，Ｔａ，Ｔｉ，ＴｉＮ，Ｃｒ，Ｃ
ｕ，Ｐｄ，Ｐｔ，単結晶Ｓｉおよび多結晶Ｓｉなどから
選ばれる。好適な材料としては、Ａｌ，Ｗ，Ｍｏ，Ａｕ
，単結晶Ｓｉおよび多結晶Ｓｉの中から選ばれ、最適な
材料としてはＡｌ，Ｗ，Ｓｉが使われる。

【００１９】図１においては、ＭＯＳトラジスタ以外の
例えばバイポーラトラジスタ等の周辺処理回路（図示略
）を同一の基板１に組み込むことも勿論可能である。 同じく図１には示していないが、図１の半導体装置の電
極７および８の上部に可撓性の部材を配置することによ
り、上部より圧力が加わった際に、可動検知電極７が撓
みを生じ、電極７と電極８との間隔が変化して容量が変
化することを検知する圧力センサとして用いることもで
きる。

【００２０】次に、図２を用いて、本発明の半導体装置
の製造方法の一例について述べる。

【００２１】まず、基板１上にＣＶＤ，スパッタ等の方
法により、選択膜１０としてＳｉＯ２　，Ｓｉ３　Ｎ４
　，タンタルオキサイド膜などを堆積する（図２におけ
る（ａ））。基板１としては主としてＳｉが用いられる
が、先に図１で述べたように、ＭＯＳトランジスタが設
けられていてもよい。基板の最上部は電極７および８の
形成時にエピタキシャル成長を可能とするものであれば
Ｓｉ以外のものでもよい。

【００２２】次に、選択層１０に所望の大きさの電極パ
ターンで基板１の表面の露出する開口部をフォトリソグ
ラフィによって形成する（図２における（ｂ））。次い
で、その開口部を通して基板１の表面上に電極層７およ
び８を選択層１０に付着しないように選択的に堆積させ
る条件においてエピタキシャル成長させる。

【００２３】電極層７および８を選択的に堆積する方法
について概略説明する。電極層７および８の材料として
はＡｌ，Ｗ，Ｓｉが最適なものとして選ばれる。Ａｌの
場合には例えば原料ガスとしてジメチルアルミニウムハ
イドライド（ＤＭＡＨ）、またはモノメチルアルミニウ
ムハイドライド（ＭＭＡＨ２　）などと反応ガスとして
Ｈ２　の混合ガスによる気相成長を用いる。また、ＤＭ
ＡＨとＭＭＡＨ２　を混合させて用いてもよい。堆積装
置（不図示）としては一般的に用いられるＬＰＣＶＤ装
置が好適である。但し、上記原料ガスは液体であるので
、キャリアガスとしてＨ２　もしくはＡｒ（もしくは他
の不活性ガス）でバブリングを行い、気体状のＤＭＡＨ
またはＭＭＡＨ２　を生成し、これを混合器（不図示）
に輸送し、別経路から導入したＨ２　と混合し、装置に
導入する。

【００２４】図２における（ｂ）で示される成膜時の気
体の温度としては１６０℃〜４５０℃で、成膜時のガス
の圧力としては１０−３Ｔｏｒｒ〜７６０Ｔｏｒｒの範
囲で選ぶことができる。

【００２５】基体温度のより好ましい範囲は２００℃〜
４５０℃であり、この条件で堆積を行う場合にはＤＭＡ
Ｈ分圧が１０−４〜１０−３Ｔｏｒｒのときに堆積速度
が大きくなり、表面に平坦な膜が堆積できる。基板温度
が２７０℃〜３５０℃の範囲では配向性が強い多結晶が
、また条件によっては単結晶のＡｌが堆積可能で、機械
的にも強い電極が得られる。電極の材料がＷの場合には
ＷＦ６　，Ｓｉの場合には、ＳｉＨ２　Ｃｌ２　または
ＳｉＨＣｌ４　またはＳｉＣｌ４　とＨＣｌ＋Ｈ２　の
混合ガスなどが用いられる。

【００２６】上記電極層７および８が選択層１０の上部
まで達した後（図２における（ｃ））、堆積を停止し、
エッチング法により選択層１０を除去する。エッチング
法はウェット法により選択層１０を除去する。エッチン
グ法はウェット法，ドライ法共に使用可能であるが、よ
り好ましくはドライ法である。ガスとしてはＣＦ４　と
Ｏ２　の混合ガスが用いられる。選択層１０を完全に除
去することによって、基板上にエピタキシが成長した。 電極層７および８から構成された加速度センサの機能を
有する半導体装置が完成する。

【００２７】（成膜方法）本発明による半導体装置にお
ける電極の形成に好適な成膜方法について以下に説明す
る。

【００２８】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある（以下Ａｌ−ＣＶＤ法と称する）。

【００２９】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここで
、Ａｌ選択堆積の際には直接加熱または間接加熱により
基体の表面温度をアルキルアルミニウムハイドライドの
分解温度以上４５０℃未満に保持することが好ましく、
より好ましくは２６０℃以上４４０℃以下がよい。

【００３０】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。

【００３１】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。

【００３２】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。

【００３３】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。

【００３４】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４　，Ｓｉ２　Ｈ６
　，Ｓｉ３　Ｈ８　，Ｓｉ（ＣＨ３　）４　，ＳｉＣｌ
４　，ＳｉＨ２　Ｃｌ２，ＳｉＨＣｌ３　等のＳｉ原子
を含むガスや、ＴｉＣｌ４　，ＴｉＢｒ４　，Ｔｉ（Ｃ
Ｈ３　）４　等のＴｉ原子を含むガスや、ビスアセチル
アセトナト銅Ｃｕ（Ｃ５　Ｈ７　Ｏ２　）、ビスジピバ
ロイルメタナイト銅Ｃｕ（Ｃ１１Ｈ１９Ｏ２　）２　、
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５　
ＨＦ６　Ｏ２　）２　等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。

【００３５】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用して
、上述の選択堆積したＡｌ膜および絶縁膜としてのＳｉ
Ｏ２等の上にもＡｌ又はＡｌを主成分とする金属膜を形
成することにより、半導体装置の配線として汎用性の高
い好適な金属膜を得ることができる。

【００３６】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ
，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕと
の組み合わせ等である。

【００３７】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【００３８】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。

【００３９】図５ないし図７に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。

【００４０】この金属膜連続形成装置は、図５に示すよ
うに、ゲートバルブ３１０ａ〜３１０ｆによって互いに
外気遮断下で連通可能に連接されているロードロック室
３１１，第１の成膜室としてのＣＶＤ反応室３１２，Ｒ
ｆエッチング室３１３，第２の成膜室としてのスパッタ
室３１４，ロードロック室３１５とから構成されており
、各室はそれぞれ排気系３１６ａ〜３１６ｅによって排
気され減圧可能に構成されている。ここで前記ロードロ
ック室３１１は、スループット性を向上させるために堆
積処理前の基体雰囲気を排気後にＨ２　雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりバブリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲｆエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ２　に置換するように構成されて
いる。

【００４１】図６は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図５と同じ部分については同一符号とする。図６の装
置が図５の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ３３０が設けられており基体表面を直接加熱
出来る点であり、そのために、基体ホルダ３１２には基
体を浮かした状態で保持するツメ３３１が配設されてい
ることである。

【００４２】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。

【００４３】上記構成の金属膜連続形成装置は、実際的
には、図７に示すように、搬送室３２６を中継室として
前記ロードロック室３１１，ＣＶＤ反応室３１２，Ｒｆ
エッチング室３１３，スパッタ室３１４，ロードロック
室３１５が相互に連結された構造のものと実質的に等価
である。この構成ではロードロック室３１１はロードロ
ック室３１５を兼ねている。前記搬送室３２６には、図
に示すように、ＡＡ方向に正逆回転可能かつＢＢ方向に
伸縮可能な搬送手段としてのアーム３２７が設けられて
おり、このアーム３２７によって、図８中に矢印で示す
ように、基体を工程に従って順次ロードロック室３１１
からＣＶＤ室３１２，Ｒｆエッチング室３１３，スパッ
タ室３１４，ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

【００４４】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。

【００４５】図９は本発明による電極および配線を形成
する為の成膜手順を説明する為の模式的斜視図である。

【００４６】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。

【００４７】次に、図６及び図７を参照しながら具体的
に説明するまず基体の用意をする。基体としては、例え
ば単結晶Ｓｉウエハ上に各口径の開孔の設けられた絶縁
膜が形成されたものを用意する。

【００４８】図９における（Ａ）はこの基体の一部分を
示す模式図である。ここで、４０１は伝導性基体として
の単結晶シリコン基体、４０２は絶縁膜（層）としての
熱酸化シリコン膜である。４０３および４０４は開孔（
露出部）であり、それぞれ口径が異なる。

【００４９】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図６をもってすれば次の通りである。

【００５０】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０−８
Ｔｏｒｒに排気する。ただし反応室３１２内の真空度は
１×１０−８Ｔｏｒｒより悪くてもＡｌは成膜出来る。

【００５１】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ２　を用いる。

【００５２】第２のガスライン３１９′は反応ガスとし
てのＨ２　用であり、この第２のガスライン３１９′か
らＨ２　を流し、不図示のスローリークバルブの開度を
調整して反応室３１２内の圧力を所定の値にする。この
場合の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡ
ＨラインよりＤＭＡＨを反応管内へ導入する。全圧を略
々１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０−
３Ｔｏｒｒとする。その後ハロゲンランプ３３０に通電
しウエハを直接加熱する。このようにしてＡｌを選択的
に堆積させる。

【００５３】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体１）上の
Ａｌ膜の厚さが、ＳｉＯ２　（熱酸化シリコン膜２）の
膜厚と等しくなるまでの時間であり、実験によりあらか
じめ求めることが出来る。

【００５４】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図９に
おける（Ｂ）に示すように開孔内に選択的にＡｌ膜４０
５が堆積するのである。

【００５５】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。

【００５６】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０−３Ｔｏｒｒ以下の真
空度に到達するまで排気する。同時に、Ｒｆエッチング
室３１３を５×１０−６Ｔｏｒｒ以下に排気する。両室
が上記真空度に到達したことを確認した後、ゲートバル
ブ３１０ｃが開き、基体を搬送手段によりＣＶＤ反応室
３１２からＲｆエッチング室３１３へ移動し、ゲートバ
ルブ３１０ｃを閉じる。基体をＲｆエッチング室３１３
に搬送し、排気系３１６ｃによりＲｆエッチング室３１
３を１０−６Ｔｏｒｒ以下の真空度に達するまで排気す
る。その後Ｒｆエッチング用アルゴン供給ライン３２２
によりアルゴンを供給し、Ｒｆエッチング室３１３を１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒ
ｆエッチング用基体ホルダー３２０を２００℃程に保ち
、Ｒｆエッチング用電極３２１へ１００ＷのＲｆパワー
を６０秒間程供給し、Ｒｆエッチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエッチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ッチング深さは酸化物相当で約１００Å程度とする。な
お、ここでは、Ｒｆエッチング室でＣＶＤ堆積膜の表面
エッチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
ｆエッチングを行わなくてもかなわない。その場合、Ｒ
ｆエッチング室３１３は、ＣＶＤ反応室３１２とスパッ
タ室３１４の温度差が大きく異なる場合、温度変化を短
時間で行なうための温度変更室として機能する。

【００５７】Ｒｆエッチング室３１３において、Ｒｆエ
ッチングが終了した後、アルゴンの流入を停止し、Ｒｆ
エッチング室３１３内のアルゴンを排気する。Ｒｆエッ
チング室３１３を５×１０−６Ｔｏｒｒまで排気し、か
つスパッタ室３１４を５×１０−６Ｔｏｒｒ以下に排気
した後、ゲートバルブ３１０ｄを開く。その後、基体を
搬送手段を用いてＲｆエッチング室３１３からスパッタ
室３１４へ移動させゲートバルブ３１０ｄを閉じる。

【００５８】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲｆエッチング室３１３と同様に１
０−１〜１０−３Ｔｏｒｒのアルゴン雰囲気となし、基
体を載置する基体ホルダー３２３の温度を２００〜２５
０℃程に設定する。そして、５〜１０ｋｗのＤＣパワー
でアルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０
．５％）等のターゲット材をアルゴンイオンで削りＡｌ
やＡｌ−Ｓｉ等の金属を基体上に１００００Å／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成する為の第２成
膜工程と称する。

【００５９】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止する
。 ロードロック室３１１を５×１０−３Ｔｏｒｒ以下に排
気した後、ゲートバルブ３１０ｅを開き基体を移動させ
る。ゲートバルブ３１０ｅを閉じた後、ロードロック室
３１１にＮ２　ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。

【００６０】以上の第２Ａｌ膜堆積工程によれば図９に
おける（Ｃ）のようにＳｉＯ２　膜４０２上にＡｌ膜４
０６を形成することができる。

【００６１】そして、このＡｌ膜４０６を図９における
（Ｄ）のようにパターニングすることにより所望の形状
の配線を得ることができる。

【００６２】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。

【００６３】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ２　を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。

【００６４】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０−３Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。

【００６５】その結果を表１に示す。

【００６６】

【表１】

【００６７】表１から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。

【００６８】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。

【００６９】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。

【００７０】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０４　ｃｍ−２、アロイスパイク発生が０〜３
０％となり、開孔内のＡｌ膜の特性は低下した。

【００７１】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。

【００７２】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。

【００７３】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。

【００７４】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。

【００７５】このときの熱酸化ＳｉＯ２膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは０
．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍで
あった。このようにしてサンプル１−２を準備した（以
下このようなサンプルを“ＣＶＤＳｉＯ２　（以下Ｓｉ
Ｏ２　と略す）／単結晶シリコン”と表記することとす
る）。

【００７６】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。

【００７７】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７０
，８０，９０，１００，１１０，１２０，１３０，１４
０，１５０，１６０，１７０は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳｉ）
，チタンシリサイド（ＴｉＳｉ），アルミニウム（Ａｌ
），アルミニウムシリコン（Ａｌ−Ｓｉ），チタンアル
ミニウム（Ａｌ−Ｔｉ），チタンナイトライド（Ｔｉ−
Ｎ），銅（Ｃｕ），アルミニウムシリコン銅（Ａｌ−Ｓ
ｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ−Ｐｄ），
チタン（Ｔｉ），モリブデンシリサイド（Ｍｏ−Ｓｉ）
，タンタルシリサイド（Ｔａ−Ｓｉ）を使用した。第２
の基体表面材料としてはＴ−ＳｉＯ２　，ＳｉＯ２　，
ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−ＳｉＮ，
ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のような全
サンプルについても上述したサンプル１−１に匹敵する
良好なＡｌ膜を形成することができた。

【００７８】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。

【００７９】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。

【００８０】（実施例１）図１に示す加速度センサを図
２に示す工程により作成した。まず、Ｓｉ基板（ｎ型、
比抵抗０．５Ω・ｃｍ）を準備し、通常用いられるＭＯ
Ｓトランジスタのプロセスによって、拡散層３ａおよび
３ｂ（ソース，ドレイン）を形成し、ゲートの酸化膜２
を厚さ１０００Åで形成した後、その上部にＰをドープ
したポリシリコンのゲート電極兼電極層５を電極層４と
共に各々厚さ２０００Åで同時に形成し、所望の形状お
よび大きさにパターニングした。次に、ＬＰＣＶＤ法を
用いて、ＳｉＨ４　とＮＨ３　とからＳｉ３　Ｎ４　膜
を厚さ３０００Åで堆積し、続いてＳｉＨ４　とＯ２　
とからＳｉＯ２　膜１０を１００μの厚さに成長させた
。次に、検知電極用のコンタクトホールのパターニング
を、ＳｉＯ２　膜１０またはＳｉ３　Ｎ４膜をエッチン
グすることにより行った。コンタクトホールの大きさは
固定検知電極８用で１００μ×１００μとし、可動検知
電極７用で１００μ×５μとした。次に、上記ＬＰＣＶ
Ｄ法で用いたのと同様のＬＰＣＶＤ装置を用いて電極７
および８用のＡｌ膜を１００μ堆積した。用いたガスは
ＤＭＡＨとＨ２　を混合して用いるが、ＤＭＡＨはキャ
リアガスＨ２　を用いてバブリングして導入し、全圧を
１．５Ｔｏｒｒとし、ＤＭＡＨの分圧を１．５×１０−
４Ｔｏｒｒとした。基板温度を３５０℃として１００μ
のＡｌ膜厚を堆積した。結果は図２における（ｃ）に示
すように、基板１をドープしたポリシリコンとし、Ｓｉ
Ｏ２　膜１０上にＡｌを堆積させず、基板１のポリシリ
コンの露出しているコンタクトホールの部分のみにコン
タクトホールを埋めるようにＡｌ膜７および８を堆積し
た。このＡｌ堆積膜７および８はＸ線回折，電子線回折
および透過電子顕微鏡観察によると、多結晶ではあるが
、下地層１２のポリシリコンの結晶面方位を受け継いで
成長していることが確認された。

【００８１】次に、ＣＦ４　＋Ｏ２　ガスを用いたドラ
イエッチング法によりＳｉＯ２　だけを選択的にエッチ
ング除去することにより固定検知電極（幅１００μ，長
さ１００μ，高さ１００μ）７と可動検知電極（幅５μ
，長さ１００μ，高さ１００μ）８が基板１（電極４，
５、Ｓｉ３　Ｎ４　膜６）上に成長した加速度センサが
形成された（図１）。

【００８２】本実施例の加速度センサの特性を測定した
ところ、良好な周波数特性および変位が得られた。

【００８３】（実施例２）実施例１と同様のＳｉ基板を
用い、電極材料として図３に示すようにＴｉＮを２００
０Åスパッタして電極層を形成した。その後の工程は実
施例１と同様に行い、加速度センサを作成した。その周
波数特性および変位は実施例１とほぼ同様に良好であっ
た。

【００８４】（実施例３）実施例１と同様のＳｉ基板を
用い、基板上に電極と、ドープしたポリシリコンを堆積
して、パターニングした後コンタクトホールを開けた。 次にＬＰＣＶＤ装置を用いＳｉＨ４　によるＷＦ６　の
還元反応によりコンタクトホールのポリシリコン領域の
みに選択的にＷ膜を５００Å堆積した後に同じくＬＰＣ
ＶＤを用いて、実施例１と同様にＡｌ膜を堆積して、加
速度センサを作成した。その周波数特性および変位は実
施例１と同様に良好であった。

【００８５】（実施例４）実施例１と同様のＳｉ基板を
用いＬＰＣＶＤで下地層としてのＳｉ３　Ｎ４　膜１２
を２０００Åを形成した後、マスク材料を用いてコンタ
クトホールの底部に相当する部分としての、２μ□の領
域に２０μ間隔でＳｉを１０２１の濃度でイオンインプ
ランテーションし、核１３を形成した（図４における（
ａ））。その後、実施例１と同様にＬＰＣＶＤでパシベ
ーション膜としてのＳｉＯ２　膜１０を形成し、パター
ニングによって上記のコンタクトホールと同一部分にホ
ールを形成した後、ＳｉＨ２　Ｃｌ２　とＨＣｌとＰＨ
３　を用いてドープした単結晶Ｓｉ（グレインの大きさ
約１０μ）を２０μ間隔で形成して下地層１４としての
連続膜を形成した。次に、実施例１と同様にＡｌを堆積
したところ、図４における（ｂ）のように単結晶Ｓｉの
領域に応じてＡｌからなる電極層１５が単結晶としてエ
ピタキシャル成長していることが判明した。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
Ｓｉ基板上の検知用電極として、該基板の一部より選択
的にエピタキシャル成長させた単結晶，多結晶の電極材
料を用いることにより、高性能のセンサを有する半導体
装置を簡単なプロセスで作成できる。

【図面の簡単な説明】

【図１】加速度センサを有する本発明による半導体装置
を示す一部破断した斜視図である。

【図２】本発明による半導体装置の製造方法の一例を示
す工程図である。

【図３】本発明による半導体装置の製造方法の他の例を
示す工程図である。

【図４】本発明による半導体装置の製造方法の他の例の
一部を示す工程図である。

【図５】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す概略構成図である。

【図６】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す概略構成図である。

【図７】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す概略構成図である。

【図８】本発明による半導体装置の製造方法を適用する
に望ましい製造装置の一例を示す概略構成図である。

【図９】本発明による半導体装置の製造方法による第１
配線層形成の様子を説明するための模式的斜視図である
。

【符号の説明】

１　　基板 ２　　ゲート酸化膜 ３　　拡散層 ４，５　　ポリシリコン電極層 ６　　パシベーション膜 ７　　固定検知電極 ８　　可動検知電極 １０　　選択層 １２，１４　　下地層 １３　　核 １５　　電極層

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　導電性の下地と、前記下地表面上に形
   成された絶縁膜と、前記絶縁膜に形成され、かつ前記下
   地表面が露出する開口部と、前記開口部を通して前記下
   地表面からエピタキシャル成長により形成された導電体
   膜とを含むことを特徴とする半導体装置。
2. 【請求項２】　　請求項１において、前記導電体膜は、
   互いに離間した固定電極と可動電極を含むことを特徴と
   する半導体装置。
3. 【請求項３】　　請求項１または２において、前記導電
   体膜は単結晶Ａｌからなるものであることを特徴とする
   半導体装置。
4. 【請求項４】　　導電体の下地表面上に選択膜を形成す
   る工程と、前記選択膜に前記下地表面の露出する開口部
   を形成する工程と、前記開口部を通して前記下地表面か
   らエピタキシャル成長により導電体膜を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
5. 【請求項５】　　請求項４において、前記選択膜のみを
   除去する工程をさらに含むことを特徴とする半導体装置
   の製造方法。
6. 【請求項６】　　請求項４または５において、前記導電
   体膜形成工程を行う前に、前記開口部から露出する前記
   下地表面にイオンを打込む工程をさらに含むことを特徴
   とする半導体装置の製造方法。
7. 【請求項７】　　請求項４ないし６のいずれかにおいて
   、前記導電体膜形成工程はアルキルアルミニウムハイド
   ライドのガスと水素ガスとを利用したＣＶＤ法により行
   うことを特徴とする半導体装置の製造方法。
8. 【請求項８】　　請求項７において、前記アルキルアル
   ミニウムハイドライドはジメチルアルミニウムハイドラ
   イドであることを特徴とする半導体装置の製造方法。