JPH04268767A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート型電界効果トランジスタを有する半導体装置
に関する。

【０００２】絶縁ゲート型電界効果トランジスタ、特に
ＭＯＳ型電界効果トランジスタは、個別素子あるいは集
積回路装置の基本素子として広く用いられてきた。絶縁
ゲート型電界効果トランジスタの動作速度、電流駆動力
および集積度の向上を図るためには、素子寸法の微細化
が有効であり、サブミクロンの加工技術も開発されてい
る。

【０００３】微細化が進み、たとえば素子寸法がハーフ
ミクロン以下になると、いわゆる短チャネル効果が問題
となる。短チャネル効果は閾値電流の低下、リーク電流
の増大、ホットキャリアの発生等となって表われ、信頼
性低下の原因となる。

【０００４】

【従来の技術】まず、従来の技術による絶縁ゲート型電
界効果トランジスタについて、図３を参照して説明する
。

【０００５】図３（Ａ）は、単結晶半導体基板に形成し
た基本的な絶縁ゲート型電界効果トランジスタを断面で
示す。ｐ型のシリコン基板５１の表面に、一対のｎ型領
域で形成されるソース／ドレイン領域５２、５３がｐ型
のチャネル領域５４を挟んで形成されている。チャネル
領域５４の上には、酸化シリコン膜等で形成されたゲー
ト絶縁膜５６を介して多結晶シリコンまたは金属等で形
成されたゲート電極５７が形成されている。また、ソー
ス／ドレイン領域５２、５３には、アルミニウム等で形
成されたソース／ドレイン電極５８、５９がそれぞれ接
続されている。

【０００６】ゲート電極５７に印加するゲートバイアス
電圧によって、チャネル領域５４が電界制御され、導電
性チャネルを誘起することによってソース／ドレイン領
域５２、５３間の導電性が制御される。

【０００７】このような構成において、集積度向上等の
ためチャネル領域５４の長さを短くすると、短チャネル
効果が生じるようになる。短チャネル効果は、ゲート電
極５７がチャネル領域５４に及ぼす影響よりも、ドレイ
ン領域５３がチャネル領域５４に及ぼす影響のほうが強
くなること等によって生じる。

【０００８】図３（Ｂ）は、多結晶シリコン等の多結晶
半導体を用いたダブルゲート絶縁ゲート型電界効果トラ
ンジスタの構造を断面で示す。ガラス基板６１の上に、
アルミニウム等の金属で形成された第１ゲート電極６２
が形成され、その上に酸化シリコン等で形成された第１
ゲート絶縁膜６３が形成されている。このゲート絶縁膜
６３の上に多結晶シリコン（アモルファスシリコンを含
む）で形成された高抵抗率半導体層６４が形成されてい
る。この高抵抗率半導体層６４がチャネルを構成する。 半導体層６４の上に、さらに第２ゲート絶縁膜６６、第
２ゲート電極６７が形成される。これらのゲート絶縁膜
６６、ゲート電極６７は下側のゲート絶縁膜６３、ゲー
ト電極６２と同様の材料で形成される。また、半導体層
６４の露出した面上には、ソース／ドレイン電極６８、
６９が形成される。これらの電極は、ｎ型多結晶シリコ
ン等の低抵抗率半導体層と、アルミニウム等の金属層の
積層等によって形成される。

【０００９】チャネルを構成する半導体層６４は、その
表側、裏側の両方において、ゲート電極６２、６７によ
って電界制御される。半導体層６４の厚さが、たとえば
０．１μｍ程度以下と薄い場合、第１ゲート電極６２、
第２ゲート電極６７に同時にゲート電圧を印加した時に
得られる相互コンダクタンスは、片方のゲート電極のみ
にゲート電圧を印加した時の２倍以上の値になることが
知られている。これは、第１ゲート電極と第２ゲート電
極に同時にゲート電圧を印加することにより、チャネル
領域中を流れるキャリアがゲート絶縁膜附近に集中する
ことなく、半導体層の内に幅広く広がり、ゲート電圧印
加による電界がキャリアに有効に作用するためであると
考えられる。

【００１０】

【発明が解決しようとする課題】図３（Ａ）に示す単結
晶半導体基板を用いたＩＧＦＥＴにおいては、ソース領
域とドレイン領域との間の距離を短くすると、短チャネ
ル効果が生じる。

【００１１】図３（Ｂ）に示すダブルゲート型ＩＧＦＥ
Ｔにおいては、チャネル領域の両側にゲート電極が配置
されるため、相互コンダクタンスを大きくしやすく、短
チャネル効果も生じ難いと考えられるが、ダブルゲート
構造を採用すると、用いる半導体が多結晶半導体となっ
てしまう。多結晶半導体においては、キャリア移動度が
小さく、トランジスタとして高度の性能を得ることは難
しい。

【００１２】同様の構造をつくるために、単結晶を用い
るプロセスも提案されているが、複雑でまた微細化をは
かることが難しい。本発明の目的は、限られた面積を有
効に利用し、優れた性能を発揮することのできる絶縁ゲ
ート型電界効果トランジスタを含む半導体装置を提供す
ることである。

【００１３】本発明の他の目的は、短チャネル効果防止
が容易で、かつ高い相互コンダクタンスを得ることので
きる絶縁ゲート型トランジスタを含む半導体装置を提供
することである。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
下地表面から突出した複数の細長い半導体領域と、前記
半導体領域表面に形成されたゲート絶縁膜と、前記複数
の細長い半導体領域の中央部で前記ゲート絶縁膜上に形
成され、少なくとも前記半導体領域の各々において両側
面から内部を電界制御できる、複数の半導体領域に共通
のゲート電極と、前記ゲート電極の両側で前記複数の半
導体領域に電気的にコンタクトするソース／ドレイン電
極とを有する。

【００１５】

【作用】下地表面から突出した複数の細長い半導体領域
を用いることにより、一定の下地表面積に対して利用で
きる半導体領域の面積が増大する。

【００１６】突出した細長い半導体領域の両側面から内
部を電界制御できる共通のゲート電極を用いることによ
り、ダブルゲート型電界効果トランジスタが構成される
。突出した半導体領域の幅を調整することにより、高い
相互コンダクタンスを得ることができ、さらに短チャネ
ル効果を有効に防止することができる。

【００１７】

【実施例】以下、本発明を実施例に沿って説明する。図
１（Ａ）、（Ｂ）は、本発明の実施例による半導体装置
を示す断面図および平面図である。ｐ型シリコンで形成
された単結晶半導体基板１は、線形領域を残してエッチ
ングによって掘り下げられており、下地２の上に線形の
突出部３を有する形状とされている。突出部３は、図１
（Ａ）に示すように、ほぼ矩形の断面を有する。各突出
部３はほぼ同一の断面形状を有する。

【００１８】図１（Ｂ）に示すように、複数の突出部３
は等間隔で平列に形成されている。これらの突出部は、
図１（Ａ）に示すように、好ましくは幅よりも大きな高
さを有する。また、突出部３の幅（図１（Ａ）における
水平方向の長さ）は、電界制御により両側面から空乏層
が延びた時、これらの空乏層が容易に接触し得る値とす
ることが好ましい。

【００１９】このような突出部を有する半導体基板１の
表面上に酸化シリコン等で形成されたゲート絶縁膜４を
所定の厚さ形成する。このゲート絶縁膜４の上に、突出
部３の両側面及び頂面さらに突出部間の下地表面を覆う
ように、ゲート電極６を形成する。このゲート電極は、
図１（Ｂ）に示すように、突出部３の中央部分に形成さ
れる。すなわち、ゲート電極６の上端および下端から突
出部３は上下にさらに延在する。

【００２０】突出部３の延在部分にソース／ドレイン電
極８、９を形成する。すなわち、ソース／ドレイン電極
の接触部を形成する部分は、ゲート絶縁膜４を除去し、
必要に応じて不純物を添加し、電極を形成することによ
ってソース／ドレイン電極８、９を形成する。

【００２１】このようにして、絶縁ゲート型電界効果型
トランジスタが構成される。この電界効果トランジスタ
は、チャネル幅の広い電界効果トランジスタを、図１（
Ａ）において横方向に折曲げてその横方向の寸法を小さ
くしたような構成であるばかりでなく、突出部３の幅を
選択することにより、チャネル領域が相対する表面上の
ゲート電極により制御されるダブルゲート型電界効果ト
ランジスタとして機能する。

【００２２】図２に、図１に示す絶縁ゲート型電界効果
トランジスタの特性を示す。図２において、横軸はチャ
ネル層の厚さを示し、縦軸は相互コンダクタンスを示す
。曲線ｇ１は図３（Ａ）に示すような、従来の構造によ
る絶縁ゲート型電界効果トランジスタの相互コンダクタ
ンスであり、曲線ｇ２が図１に示す実施例による絶縁ゲ
ート型電界効果トランジスタの相互コンダクタンスであ
る。突出部３の高さが幅よりも十分大きい場合、図１に
示す電界効果トランジスタは、突出部３両側面に形成し
た電界効果トランジスタと見なすことができる。チャネ
ル層を形成する突出部３の厚さ（幅）が大きな時は、突
出部の両側面に別個のトランジスタが形成されているの
と同等であり、相互コンダクタンスは従来のもののほぼ
２倍となる。しかしながら、チャネル層の厚さが約０．
１５μｍ以下になると、チャネル層内で両側面からの電
界が相互作用して、相乗作用により突出部３全体がチャ
ネルとして有効に機能し始め、相互コンダクタンスは従
来のものの２倍以上となり、次第に増大する。図に示す
ように、相互コンダクタンスｇ２は、チャネル層の厚さ
の減少と共に増大し、ほぼ従来のものの４倍程度まで上
昇する。

【００２３】以上、単結晶半導体基板に絶縁ゲート型電
界効果トランジスタを形成する場合を説明したが、シリ
コン酸化膜を挟んでシリコン基板を貼り合せた貼り合せ
基板等のいわゆるＳＯＩ型絶縁基板を用いても同様に絶
縁ゲート型電界効果トランジスタを形成することができ
る。

【００２４】凸状半導体層表面を覆う絶縁膜を均一な膜
厚に形成した場合には、この凸状半導体層の角で部に応
力が集中して膜厚が薄くなってしまい、角部分での絶縁
耐圧が低下してしまうという問題が生じがちである。

【００２５】このような角部分での局所的な絶縁膜の薄
膜化を防止するためには、凸状半導体層の頂部表面の絶
縁膜を側面上等の絶縁膜より厚くしてやればよい。この
構造を形成するためには、たとえば、半導体層を凸に形
成する以前に酸化膜等を推積し、次いでＲＩＥを用いて
この半導体層を凸状にパターニング形成し、この後に凸
状半導体層表面を覆うように一様に酸化膜を形成すれば
よい。

【００２６】図４は、ＳＯＩ型絶縁基板を用いた場合の
実施例を示す。図４（Ａ）において、ＳｉＯ２　等の絶
縁層１５の上に配置された半導体基板１１は、図１に示
す実施例同様の構造を有する。すなわち、下地１２の上
に突出部１３が複数並列に配置され、チャネルを構成し
ている。また、半導体表面上には酸化シリコン等のゲー
ト絶縁膜１４が形成され、その上にゲート電極１６が形
成されている。

【００２７】本実施例においては、半導体基板１１の下
地１２を周辺部で削除すること等により、トランジスタ
に寄生する容量等を低減することができる。図４（Ｂ）
は、絶縁基板を用いた他の実施例を示す。本実施例にお
いては、絶縁基板１５上の半導体層は、電流通路を形成
する突出部１３のみを残して除去されている。すなわち
、互に分離された突出部１３が絶縁基板１５上に複数平
列に配置されている。これらの突出部の側面および頂面
上には、ゲート絶縁膜１４が形成され、さらにその上に
ゲート電極１６が形成されている。本実施例の場合、チ
ャネル領域は完全に突出部１３内に形成され、両側面に
配置されたゲート電極１６によって制御される。このた
め、寄生容量がさらに減少し、相互コンダクタンスを高
くし易く、短チャネル効果を防止し易い。

【００２８】なお、複数のチャネル領域は、図４（Ｂ）
に示すように、分離して設け、ソース領域およびドレイ
ン領域においては、半導体領域を互に結合させるような
形態としてもよい。

【００２９】次に、図５を参照して、本発明のさらに他
の実施例による半導体装置の構成を、その製造方法と併
せて説明する。図５（Ａ）において、抵抗率約１Ωｃｍ
のｎ型シリコン基板２１の表面に、デバイスを形成すべ
き領域を囲んで厚いフィールド酸化膜３１を形成する。 なお、このフィールド酸化膜３１の底部にはチャネル発
生を防止するためのチャネルカット領域３２がｐ型不純
物ボロンのイオン注入によって形成されている。フィー
ルド酸化膜３１で囲まれたデバイス領域内において、平
行な線状パターンを覆う形のエッチングマスクを形成し
、反応性イオンエッチングを行なうことによって、複数
の線状の突出部２３を形成する。突出部２３のパターン
は、幅約０．１μｍ、間隔約０．２μｍ、高さ約０．３
μｍとする。このようなパターンは、電子ビーム露光を
利用することによって容易に形成できる。突出部を形成
した後、表面からボロン等のｐ型不純物をイオン注入す
ることにより、突出部および底部の露出シリコン表面の
不純物濃度を高くし、トランジスタの閾値を約０．４Ｖ
に設定する。

【００３０】次に、熱酸化によって露出したシリコン表
面を酸化し、厚さ約１０ｎｍのＳｉＯ２　膜２４を突出
部および底部表面に形成する。このようにして、図５（
Ａ）に示す構造を得る。

【００３１】次に、図５（Ｂ）に示すように、多結晶シ
リコン２６を堆積し、不純物としてヒ素をドーピングし
て低抵抗化した後パターニングしてゲート電極２６を得
る。なお、突出部２３は、ゲート電極２６の両側（図中
紙面表側および裏側）にさらに延在する構成とする。

【００３２】次に、ゲート電極２６をマスクとしてさら
にヒ素をイオン注入し、熱処理によってｎ＋　領域を形
成する。このｎ＋　領域がソース領域およびドレイン領
域となる。これらソース／ドレイン領域上にソース／ド
レイン電極を形成する。その後、ゲート電極２６上には
リンガラスで形成された層間絶縁膜３５を形成する。

【００３３】なお、このようにして形成したトランジス
タの平面構造は、図１（Ｂ）に示すものと同様である。 以上のように製造した電界効果トランジスタは、同じデ
バイス面積を用いて作成した従来技術によるＭＯＳトラ
ンジスタと比べ、約３倍の相互コンダクタンスすなわち
電流駆動力を提供することができた。微細加工技術を用
い、チャネル領域の幅を約０．２μｍとすると、相互コ
ンダクタンスは約８００ｍｈｏ／ｍｍとなる。

【００３４】以上、シリコンを用いた絶縁ゲート型電界
効果トランジスタを有する半導体装置について説明した
が、本発明はこれに制限されるものではない。また、ｎ
チャネルトランジスタの場合を説明したが、導電型を反
転することにより、ｐチャネルトランジスタを形成する
こともできる。その他、種々の変更、改良、組合せ等が
可能なことは当業者に自明であろう。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
突出部の側面を利用することにより、基板面積の利用効
率の高い半導体装置が提供される。

【００３６】また、基板上に縦方向に突出した半導体領
域の両側面を利用してダブルゲート型絶縁ゲート電界効
果トランジスタを形成することにより、短チャネル効果
を効果的に防止し、高い相互コンダクタンスを有する電
界効果トランジスタを有する半導体装置が提供される。

【図面の簡単な説明】

【図１】本発明の実施例を示す。図１（Ａ）は、チャネ
ル部の断面図、図１（Ｂ）は平面図である。

【図２】図１の実施例の特性を従来の技術による絶縁ゲ
ート型電界効果トランジスタの特性と比較して示すグラ
フである。

【図３】従来の技術を示す。図３（Ａ）は、単結晶半導
体基板を用いたＩＧＦＥＴの断面図、図３（Ｂ）は、多
結晶を用いたダブルゲートＩＧＦＥＴの断面図である。

【図４】絶縁基板を用いた実施例を示す。図４（Ａ）、
（Ｂ）はその２つの形態を示す断面図である。

【図５】絶縁ゲート型電界効果トランジスタの製造方法
を、他の実施例による構造の説明と共に示す断面図であ
る。

【符号の説明】

１　　単結晶半導体基板 ２　　下地 ３　　突出部 ４　　ゲート絶縁膜 ６　　ゲート電極 １１　　半導体基板 １２　　下地 １３　　突出部 １４　　ゲート絶縁膜 １５　　絶縁基板 １６　　ゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　下地（１）表面から突出した複数の細
   長い半導体領域（２）と、前記半導体領域（２）表面に
   形成されたゲート絶縁膜（４）と、前記複数の細長い半
   導体領域（２）の中央部で前記ゲート絶縁膜（４）上に
   形成され、少なくとも前記半導体領域（２）の各々にお
   いて両側面から内部を電界制御できる、複数の半導体領
   域（２）に共通のゲート電極（６）と、前記ゲート電極
   （６）の両側で前記複数の半導体領域（２）に電気的に
   コンタクトするソース／ドレイン電極（８、９）とを有
   する半導体装置。
2. 【請求項２】　　請求項１記載の半導体装置であって、
   前記半導体領域の各々は実質的に同一断面寸法を有し、
   高さが幅より大きく、幅は両側面のゲート電極に逆バイ
   アスを印加することにより前記半導体領域（２）の全幅
   が空乏化もしくは、反転層ができる値に選ばれている半
   導体装置。
3. 【請求項３】　　前記半導体領域（２）の上面には、ゲ
   ート絶縁膜を形成する該半導体領域（２）の側面上の絶
   縁膜よりも厚く絶縁膜が被膜されていることを特徴とす
   る半導体装置の請求項１記載の半導体装置。