JPH04268811A - タイミングジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル−アナログ
変換器，ファンクションジェネレータ等の各種ディジタ
ル機器に使用されるタイミングジェネレータに関し、具
体的には、デッドタイムを実質上生じることなく所望タ
イミングのパルスを随時生成でき、かつ該タイミングを
必要に応じて適宜変更できるタイミングジェネレータに
関する。

【０００２】

【従来の技術】従来、所望タイミングでパルスを生成し
、かつこのタイミングを必要に応じて適宜変化させる場
合、タイミングバーニアを用いたタイミングジェネレー
タが使用される。このタイミングバーニアを用いたタイ
ミングジェネレータでは、通常、ピリオドクロックを入
力し、該クロックのエッジから所望時間経過時に、必要
とするタイミングパルスを発生させる。

【０００３】図６は、タイミングバーニアを用いた従来
のタイミングジェネレータを示している。同図のタイミ
ングジェネレータは、ピリオドクロックＰＣとマスタク
ロックＭＣとを入力とするカウンタ１と、該カウンタ１
に直列に接続され、該カウンタ１からの信号を適宜遅延
して出力するタイミングバーニア２とから構成されてい
る。カウンタ１は、ピリオドクロックＰＣの整数倍サイ
クルのマスタクロックＭＣを、ピリオド（隣接するＰＣ
とＰＣとの時間幅）ごとに計数する。タイミングバーニ
ア２は、一のピリオドにおける任意のパルスを所望時間
だけ遅延させることができる可変タイミングディレイで
ある。

【０００４】図６のジェネレータでは、カウンタ１でマ
スタクロックＭＣの幅により定まる大まかなタイミング
（粗タイミング）を決め、タイミングバーニア２で遅延
時間により定まる更に細かいタイミング（密タイミング
）を決め、これらの粗タイミング及び密タイミングを組
み合わせることで、所望タイミングのパルスを得ること
ができる。具体的には、カウンタ１及びタイミングバー
ニア２に設定するタイミングデータを、タイミングデー
タラッチ３により各ピリオドクロックＰＣごとに書き換
えることで、一のピリオドごとに随時タイミングを変更
しながら、所望タイミングのパルスを生成することがで
きる。すなわち、ピリオッドクロックＰＣ及びこのＰＣ
の整数倍のサイクルのマスタクロックＭＣをカウンタ１
が入力し、この入力ごとに、何番目のマスタクロックＭ
Ｃでタイミングバーニア２を動作させるかが決定され、
これに基づき所定番目のマスタクロックＭＣがタイミン
グバーニア２に出力される。タイミングバーニア２では
、このマスタクロックＭＣに応じて遅延時間データをロ
ードし、該所定時間の遅延の後、所望タイミングのパル
スを出力する。上記のような従来のタイミングジェネレ
ータでは、カウンタ１や、特にタイミングバーニア２が
理想どおり動作を行う場合には、上記の所望タイミング
でのパルス生成が可能となり、いわゆるタイミングオン
ザフライが達成できる。

【０００５】

【発明が解決しようとする課題】しかし、実際にはタイ
ミングバーニアの設定時間（パルスが入力してから遅延
パルスが出力するまでの時間）を零にすることはできな
い。換言するなら、タイミングバーニアによる入出力の
最小遅延時間は正の有限値を持つ。このため、タイミン
グバーニアを用いた従来のタイミングジェネレータでは
、上記最小遅延時間が以下に述べるデッドタイムとなり
、必ずしも所望のタイミングでパルスを生成することが
できないという不都合がある。すなわち、例えば、図７
に示すように所望エッジＡをあるピリオドの最後のマス
タクロックＭＣに基づくタイミングバーニアスパン（遅
延時間幅）ＴＶＳ１の終わり近くに生成し、所望エッジ
Ｂを次のピリオドＰの最初のマスタクロックＭＣに基づ
く遅延時間幅ＴＶＳ２内に生成するものとする。この場
合、エッジＡは、エッジＢを生成するための次のピリオ
ッドの最初のマスタクロックＭＣより時間的に後に生じ
ている。したがって、エッジＡが出力されるまでは、タ
イミングバーニア２は該エッジＡの生成に占有されてい
るので、エッジＢを生成するためのマスタクロックＭＣ
はタイミングバーニア２に入力することができない時間
（デッドタイム，図７では最小遅延時間ＴＶｍｉｎで示
す）が発生することになる。なお、なお、参考のため、
図７においてはタイミングバーニアで設定できる最大遅
延時間をＴＶｍａｘで示し、タイミングバーニア２によ
る遅延時間をｔＡ，ｔＢでそれぞれ示してある。

【０００６】本発明は、上記のような問題点を解決する
ために提案されたものであって、タイミングバーニアを
用いたタイミングジェネレータにおいて、デッドタイム
が生じることなく、かつタイミングを随時変更できるタ
イミングジェネレータを提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のタイミングジェ
ネレータは、上記目的を達成するために、入力されるク
ロックパルスを適宜特定することで所望するタイミング
に対して粗なタイミングのパルスを生成する手段（以下
、「粗タイミングパルス生成手段」と言う）と、この粗
なタイミングパルス（以下、「粗タイミングパルス」と
言う）を入力しこれを適宜遅延して密なタイミングのパ
ルス（以下、「密タイミングパルス」と言う）を生成す
るタイミングバーニアとを有するタイミングジェネレー
タにおいて、該タイミングバーニアの後段に、または粗
タイミングパルス出力手段の前段に、一入力複数出力の
ディレイ回路であって遅延時間が各出力端子ごとに異な
る回路と、該ディレイ回路の複数出力から一の出力を選
択するマルチプレクサとからなる補償回路を設けてなる
ことを特徴とする。

【０００８】

【作用】本発明においては、粗タイミングパルス生成手
段は一定タイミングのクロックパルスを入力している。 この粗タイミングパルス生成手段は該クロックパルスの
うちの適宜のパルスを特定することで、所望タイミング
に対して粗なタイミングのパルスを生成する。例えば、
粗タイミングパルス生成手段に、ピリオドクロック及び
ピリオドクロック周波数の整数倍の周波数のマスタクロ
ックが入力される。一方、粗タイミングパルス生成手段
にカウンタ機能を持たせておき、マスタクロックをカウ
ントする。そして、ピリオッドクロックが入力されるご
とに、何番目のマスタクロックでタイミングバーニアを
動作させるかが決定され、これに基づき所定番目のマス
タクロックが次段に出力される。このようにして、粗タ
イミングパルスが生成される。この粗タイミングパルス
は、タイミングバーニアに出力される。上記粗タイミン
グパルスが入力されると、タイミングバーニアは、遅延
時間データをロードする。なお、遅延時間には最小限度
があり、一定時間以下に設定することはできないのは従
来どおりである。

【０００９】タイミングバーニアにおいて生成されたパ
ルスは、一入力複数出力のディレイ回路であって遅延時
間が各出力端子ごとに異なるディレイ回路と、該ディレ
イ回路の複数出力から一の出力を選択するマルチプレク
サとからなるデッドタイム補償回路に入力される。デッ
ドタイム補償回路では、まず、一入力複数出力のディレ
イ回路により遅延時間が種々のディレイパルス（通常は
、遅延時間が零であるものを含む）が生成される。そし
て、これらのディレイパルスは、マルチプレクサにより
選択される。例えば、タイミングバーニアからのある出
力パルスについては、マルチプレクサは遅延時間が零の
パルスを選択することで、デッドタイム補償回路はタイ
ミングバーニアによるタイミングパルスを密タイミング
パルスとしてそのまま出力する。また、タイミングバー
ニアからの他の出力パルスについては、マルチプレクサ
は遅延時間が零より大きいパルスを選択することで、デ
ッドタイム補償回路はタイミングバーニアによるタイミ
ングパルスを更に遅延し、これを密タイミングパルスと
して出力する。マルチプレクサが、遅延時間が零以外の
パルスを出力しているときは、タイミングバーニアから
次のパルスを入力することができるので、デッドタイム
が実質上生じることはなく、タイミングオンザフライ機
能が発揮できる。

【００１０】また、本発明のタイミングジェネレータに
おいては、デッドタイム補償回路を粗タイミングパルス
生成手段の前段に設けて使用することもできる。このと
きの、デッドタイム補償回路は、前記のタイミングジェ
ネレータと同様、一入力複数出力のディレイ回路であっ
て遅延時間が各出力端子ごとに異なるディレイ回路と、
該ディレイ回路の複数出力から一の出力を選択するマル
チプレクサとからなり、クロックパルスがディレイ回路
に入力され、遅延時間の異なる複数のパルスが該ディレ
イ回路により生成される。なお、この場合においても、
上記複数のパルスには遅延時間が零のパルスを含んでも
よいし、含んでいなくてもよい。

【００１１】これらのパルスはマルチプレクサに入力さ
れ、該マルチプレクサにより選択されたパルスが粗タイ
ミングパルス生成手段に出力される。この粗タイミング
パルス生成手段では、適宜のパルスを特定してタイミン
グバーニアに出力し、タイミングバーニアでは入力を適
宜遅延して、所望のタイミングパルスを生成する。この
ようなタイミングジェネレータでは、デッドタイム補償
回路は、入力されるクロックパルスをタイミングの異な
る複数の新たなマスタクロックとした後、粗タイミング
パルス生成手段に出力する。これらの新たなマスタクロ
ックは、粗タイミングパルス生成手段への入力クロック
パルスのサイクルを増加させる。したがって、直前の粗
タイミングパルスによるタイミングバーニアの占有終了
時以降に、適宜のクロックパルスを遅延させて密タイミ
ングパルスとして出力し、次の所望するタイミングのパ
ルスを生成することができる。

【００１２】デッドタイム補償回路をタイミングバーニ
アの後段に設けた場合には、ディレイ回路に入力される
パルスは周期的ではないので、ディレイ回路の周波数特
性によっては、時間精度が低下することも考えられる。 このような場合に、デッドタイム補償回路を粗タイミン
グ生成手段の前段に設けたタイミングジェネレータが使
用される。デッドタイム補償回路を粗タイミング生成手
段の前段に設けた場合には、該粗タイミング生成手段に
入力されるパルス（マスタクロック）は周期的であるの
で、上記時間精度の低下による不都合は生じない。

【００１３】

【実施例】図１は、デッドタイム補償回路をタイミング
バーニアの後段に設けた場合の本発明のタイミングジェ
ネレータの一実施例を示す回路図であり、図２は図１の
回路動作を説明するためのタイミング図である。図１に
おいて、カウンタ１が粗タイミングパルス生成手段とし
ての役割をなし、ピリオッドクロックＰＣ及びマスタク
ロックＭＣを入力する。マスタクロックＭＣは、ピリオ
ッドクロックＰＣの整数倍（本実施例では、３倍）のサ
イクルのパルスである。カウンタ１がピリオッドクロッ
クＰＣを入力すると、タイミングデータラッチ３が何番
目のマスタクロックＭＣをタイミングバーニア２に出力
するかを特定する。そして、カウン１はマスタクロック
ＭＣを計数し、特定したマスタクロックＭＣを粗タイミ
ングパルスとしてタイミングバーニア２に出力する。こ
のとき、各ピリオッドにおいてタイミングバーニア２に
何番目のマスタクロックＭＣを出力するかは、各ピリオ
ッドごとにタイミングデータラッチ３により設定できる
。タイミングバーニア２では、タイミングデータラッチ
３からの遅延時間データに基づき、適宜遅延したパルス
をデッドタイム補償回路４に出力する。この遅延時間も
、タイミングバーニア２に入力される粗タイミングパル
スごとにタイミングデータラッチ３により設定できる。

【００１４】デッドタイム補償回路４は、一入力複数出
力のディレイ回路４１とマルチプレクサ４２とから構成
されている。ディレイ回路４１は複数（同図では４つ）
の遅延出力を生成して、マルチプレクサ４２に出力して
いる。ディレイ回路４１は図１においては、ディレイの
入らないパスｎ０（遅延時間が零のディレイライン）と
、３種類のディレイＤ１〜Ｄ３が介在したパスｎ１〜ｎ
３（遅延時間が３通りであるディレイライン）の４通り
のパスを有しており、マルチプレクサ４２は、何れかの
パスを選択して、一の遅延パルスを密タイミングパルス
として出力する。ここで、マルチプレクサ４２がどのパ
スを選択するかは、タイミングデータラッチ３によりピ
リオッドクロックＰＣごとに適宜設定される。

【００１５】以下、図２を参照しながら図１の動作を説
明する。いま、タイミングジェネレータにより、近接し
た２つの所望エッジＡ，Ｂを生成するものとする。まず
、あるピリオッドクロックＰＣ０（図２には表されてい
ない）がカウンタ１に入力されると、タイミングデータ
ラッチ３はＰＣ０の最後のマスタクロックＭＣ３（図２
における最初のＭＣ３）を特定する。カウンタ１は、こ
のＭＣ３を粗タイミングパルスとしてタイミングバーニ
ア２に出力する。タイミングバーニア２は、このＭＣ３
を入力することで、タイミングデータラッチ３から遅延
時間データをロードし、遅延したパルス（図２ではタイ
ミングバーニア出力として示す）ＴＶＡを生成してデッ
ドタイム補償回路４のディレイ回路４１に出力する。 このディレイ回路４１は、パスｎ０から遅延時間が零の
パルスを、パスｎ１〜ｎ３から遅延時間がＤ１〜Ｄ３の
パルスをそれぞれ出力する。なお、このＤ１〜Ｄ３は予
め設定された一定値である。タイミングデータラッチ３
は、その出力が所望エッジＡのタイミングと等しくなる
ようなパルスを出力するパスｎ０〜ｎ３のうちの何れか
を選択してこれを密タイミングパルスとして出力する。 例えば、図２において、ＴＶＡからＡまでの時間は、タ
イミングバーニア２による遅延時間ｔＡを適宜調節する
こと及びパスｎ０〜ｎ３を適宜選択することで、デッド
タイム補償回路４の出力を所望エッジＡに一致させるこ
とができる。

【００１６】次に、カウンタ１は、ピリオッドクロック
ＰＣ１が入力されると、タイミングデータラッチ３から
の信号に基づきマスタクロックＭＣ１をタイミングバー
ニア２に出力するが、このＭＣ１が入力される時点は、
図２に示すようにデッドタイム補償回路４が所望エッジ
Ａを出力する前である。ところが、所望エッジＡを出力
しようとするときは、ディレイＤ１〜Ｄ３によりタイミ
ングバーニア２が占有されない時間領域が必ず生じるの
で、タイミングバーニア２による遅延時間データをロー
ドするためのマスタクロックが確実に得られることにな
る。すなわち、ＭＣ１によりタイミングバーニア２が占
有されても、Ｄ１〜Ｄ３はタイミングバーニア２とは切
り離されて動作するので、図６，図７において説明した
デッドタイムによる不都合が生じることはない。なお、
図２におけるＴＶＳ，ＴＶｍｉｎ及びＴＶｍａｘは、タ
イミングバーニア２によるスパン，最小遅延時間及び最
大遅延時間である。したがって、ＭＣ１はタイミングバ
ーニア２によりｔＢ遅延された後、ＴＶＢとしてデッド
タイム補償回路４に出力される。そして、ディレイ回路
４１を介してパスｎ０〜ｎ３に出力され、マルチプレク
サ４２はパスｎ０〜ｎ３の何れかのパスを選択し、所望
エッジＢに一致するパルスを出力する。

【００１７】図３は、デッドタイム補償回路を粗タイミ
ング生成手段であるカウンタ１の前段に設けた場合の本
発明のタイミングジェネレータの一実施例を示す回路図
であり、図４は図３の回路動作を説明するためのタイミ
ング図である。図３では、図１で示したデッドタイム補
償回路４と同一構成のデッドタイム補償回路５がカウン
タ１の前段に設けられている。通常、タイミングジェネ
レータの次段には実際にタイミングパルスが利用される
機器等が接続されるが、これらの機器等によりタイミン
グジェネレータの出力パルスの時間幅には、何らかの制
限があるのが普通である。このような場合、これらの機
器等により制限されるタイミングパルスの最小時間幅よ
り、タイミングジェネレータのデッドタイムが短ければ
、タイミングバーニアをあるパルスが占有しているため
に次のパルスが出力できないという不都合は生じない。 図３のタイミングジェネレータは、タイミングバーニア
２自身の最小設定可能な遅延時間が、上記機器等により
制限されるタイミングパルスの最小時間幅より短い場合
に好適に使用されるものである。

【００１８】以下、図４を参照しながら図３の動作を説
明する。まず、図３において、例えば、上記機器等によ
り制限されるタイミングパルスの最小時間幅から、タイ
ミングバーニア自身の最小設定可能な遅延時間を引いた
時間よりも短い時間だけ互いに位相をずらしたマスタク
ロックを、ディレイ回路５１に入力し、これによりいく
つかのパス（図３では４つのパス）を生成し、これらパ
スからの出力のうち時間的に一番早いものと、一番遅い
ものとの差が上記最小時間幅よりも長くなるようにして
おき、このディレイ回路５１の出力はマルチプレクサ５
２により適宜選択できるようにしておく。なお、ディレ
イ回路５１からのパスには遅延時間が零となるものも含
んでいる。

【００１９】次に、図４において、ピリオッドクロック
ＰＣ０（図には表れていない）のマスタクロックＭＣ３
に基づくディレイＤ３からのパスｎ３をマルチプレクサ
５２が選択し、該信号Ｄ３を新たなマスタクロックとし
てカウンタ１に出力する。カウンタ１では、Ｄ３を粗タ
イミングパルスとしてタイミングバーニア２に出力し、
タイミングバーニア２では、Ｄ３を所定時間遅延して所
望エッジＡに等しくなるような密タイミングパルスを出
力する。このＭＣ３に基づく上記密タイミングパルスが
出力される前に、ピリオッドクロックＰＣ１のマスタク
ロックＭＣ１がデッドタイム補償回路５に入力されるが
、このとき所望エッジＡを生成するための処理は、既に
タイミングバーニア２に渡されている。したがって、所
望エッジＡを生成するための処理により、所望エッジＢ
を生成するための処理が阻害されることはない。なお、
図４においてＴＶＳ及びｔＡ，ｔＢは図２と同様、タイ
ミングバーニア２によるスパン及び遅延時間をそれぞれ
示している。

【００２０】図５は、図３のタイミングジェネレータに
おいて、タイミングバーニアに与えるスタート信号の付
与方法の改良に係る回路である。図５において、デッド
タイム補償回路６のディレイ回路６１の複数のパスｎ０
〜ｎ３には、それぞれディレイＤ０〜Ｄ３が置かれてい
る。また、粗タイミングパルス生成手段はカウンタ１と
、該カウンタ１からのゲート信号で動作するオンするゲ
ートワンショット７とから構成されており、マスタクロ
ックＭＣは、デッドタイム補償回路６を介することなく
カウンタ１に直接入力される。そして、デッドタイム補
償回路６のマルチプレクサ６２の出力は、ゲートワンシ
ョット７を介してタイミングバーニア２に出力される。

【００２１】図５の動作についての詳述は省略するが、
タイミングバーニア２は、カウンタ１からの信号で動作
するのではなく、該信号によりワンショットでゲーティ
ングされたマルチプレクサ６２からの信号（Ｄ０〜Ｄ３
の信号のうちの一つ）で動作することになる。図３のタ
イミングジェネレータでは、カウンタ２が種々の位相の
マスタクロックＭＣをカウントするので、カウンタ１，
マルチプレクサ５２にタイミングのデータをロードする
タイミングを決めるピリオッドクロックＰＣとマスタク
ロックＭＣとの位相管理がむつかしい。これに対し、図
５のタイミングジェネレータでは、カウンタ１は位相変
化を伴わないオリジナルのマスタクロックＭＣで動作す
るので、この位相管理が簡単となる。

【００２２】

【発明の効果】本発明のタイミングジェネレータによれ
ば、以下の効果を奏することができる。 （１）デッドタイムが生じないので、所望するタイミン
グのパルスを発生させることができ、また、随時そのタ
イミングを変更させることができ、タイミングオンザフ
ライ機能を完全なものとすることができる。 （２）ディレイ回路の出力を複数とすることで、タイミ
ングクロックのサイクルのすべてをタイミングバーニア
がカバーする必要がなくなる。この結果、タイミングバ
ーニアの設定スパンをその分狭く設定することが可能と
なるので、タイミング時の時間設定の分解能を向上する
ことができる。 （３）デッドタイム補償回路を粗タイミング生成手段の
前段に設けた場合には、該粗タイミング生成手段に入力
されるパルスは周期信号であるので、遅延時間は各ディ
レイラインで一定値をとる。したがって、時間精度を向
上させることができる。また、あるシステム中で、タイ
ミングジェネレータを複数系用いて、複数のタイミング
パルスを各々生成する場合、一のディレイ回路を複数の
系で共有することができるので製造コストを低減するこ
とができる。

【図面の簡単な説明】

【図１】デッドタイム補償回路をタイミングバーニアの
後段に設けた場合の本発明のタイミングジェネレータの
一実施例を示すブロック図である。

【図２】図１のタイミングジェネレータの各部の波形を
示すタイミング図である。

【図３】デッドタイム補償回路を粗タイミング生成手段
の前段に設けた場合の本発明のタイミングジェネレータ
の一実施例を示すブロック図である。

【図４】図３のタイミングジェネレータの各部の波形を
示すタイミング図である。

【図５】図５のタイミングジェネレータの改良に係る実
施例である。

【図６】従来のタイミングバーニアを用いたタイミング
ジェネレータを示すブロック図である。

【図７】図６のタイミングジェネレータの各部の波形を
示すタイミング図である。

【符号の説明】

１　　粗タイミングパルス発生手段 ２　　タイミングバーニア ３　　タイミングデータラッチ ４，５，６　　デッドタイム補償回路 ４１，５１，６１　　ディレイ回路 ４２，５２，６２　　マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力されるクロックパルスを適宜特定する
   ことで所望するタイミングに対して粗なタイミングのパ
   ルスを生成する手段と、この粗なタイミングパルスを入
   力しこれを適宜遅延して密なタイミングのパルスを生成
   するタイミングバーニアとを有するタイミングジェネレ
   ータにおいて、タイミングバーニアの後段に、一入力複
   数出力のディレイ回路であって遅延時間が各出力端子ご
   とに異なる回路と、該ディレイ回路の複数出力から一の
   出力を選択するマルチプレクサとからなるデッドタイム
   補償回路を設けてなることを特徴とするタイミングジェ
   ネレータ。
2. 【請求項２】入力されるクロックパルスを適宜特定する
   ことで所望するタイミングに対して粗なタイミングのパ
   ルスを出力する手段と、この粗なタイミングパルスを入
   力しこれを適宜遅延して密なタイミングのパルスを出力
   するタイミングバーニアとを有するタイミングジェネレ
   ータにおいて、粗なタイミングパルスを出力する手段の
   前段に、一入力複数出力のディレイ回路であって遅延時
   間が各出力端子ごとに異なる回路と、該ディレイ回路の
   複数出力から一の出力を選択するマルチプレクサとから
   なるデッドタイム補償回路を設けてなることを特徴とす
   るタイミングジェネレータ。