JPH04269860A - クロック信号の分配配線方法 - Google Patents
クロック信号の分配配線方法Info
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- JPH04269860A JPH04269860A JP3030721A JP3072191A JPH04269860A JP H04269860 A JPH04269860 A JP H04269860A JP 3030721 A JP3030721 A JP 3030721A JP 3072191 A JP3072191 A JP 3072191A JP H04269860 A JPH04269860 A JP H04269860A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- branch point
- elements
- wiring
- signal line
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトなどにおいて、複数の素子へクロック信号を分
配配線するクロック信号の分配配線方法に関する。
イアウトなどにおいて、複数の素子へクロック信号を分
配配線するクロック信号の分配配線方法に関する。
【０００３】
【従来の技術】半導体基板上などに構成されるデジタル
システムは、同期式順序回路で構成されている。同期式
のシステムにおいては、分配されたクロック信号を基本
にしてタイミングを正常動作させている。理想的なクロ
ック分配は、半導体基板上のいずれの場所においても全
く同じクロック信号が得られることである。しかしなが
ら、実際にはクロック信号を引き回す配線あるいは接続
している素子によって遅れ（ディレイ）が生じる。この
ため、クロック信号の入力から最も近い素子で得られた
クロック信号と、入力から最も遠い素子で得られたクロ
ック信号とには、到達時間差（スキュー）が生じる。こ
のスキューが原因で正常動作が期待できなくなる。この
ため、クロック分配は可能な限りディレイをなくし、等
ディレイ・スキュー最小とすることが要求される。等デ
ィレイ・スキュー最小のクロック分配を行うために、従
来いくつかの方法が提案されている。
システムは、同期式順序回路で構成されている。同期式
のシステムにおいては、分配されたクロック信号を基本
にしてタイミングを正常動作させている。理想的なクロ
ック分配は、半導体基板上のいずれの場所においても全
く同じクロック信号が得られることである。しかしなが
ら、実際にはクロック信号を引き回す配線あるいは接続
している素子によって遅れ（ディレイ）が生じる。この
ため、クロック信号の入力から最も近い素子で得られた
クロック信号と、入力から最も遠い素子で得られたクロ
ック信号とには、到達時間差（スキュー）が生じる。こ
のスキューが原因で正常動作が期待できなくなる。この
ため、クロック分配は可能な限りディレイをなくし、等
ディレイ・スキュー最小とすることが要求される。等デ
ィレイ・スキュー最小のクロック分配を行うために、従
来いくつかの方法が提案されている。
【０００４】一般的なクロック分配方法として、Ｈ−ト
リーが知られている。図４は、従来のＨ−トリーによる
クロック信号の分配配線図である。この図から分かるよ
うに、クロック信号供給用素子（以下、ルートドライバ
ーセルという。）４１から供給されるクロック信号を分
配するクロック信号線（図中、太線）が、Ｈ形に繰り返
し配線されている。クロック信号によって駆動する複数
の素子（例えば、Ｆ／Ｆ）あるいは素子群４２は、クロ
ック信号線によって対称形に等しい長さで２個ずつ結線
されている。
リーが知られている。図４は、従来のＨ−トリーによる
クロック信号の分配配線図である。この図から分かるよ
うに、クロック信号供給用素子（以下、ルートドライバ
ーセルという。）４１から供給されるクロック信号を分
配するクロック信号線（図中、太線）が、Ｈ形に繰り返
し配線されている。クロック信号によって駆動する複数
の素子（例えば、Ｆ／Ｆ）あるいは素子群４２は、クロ
ック信号線によって対称形に等しい長さで２個ずつ結線
されている。
【０００５】このように配線することにより、全ての素
子あるいは素子群４２において等ディレイを保ち、スキ
ュー最小でクロック信号を供給している。しかしながら
、この方法では素子あるいは素子群４２が４の倍数個で
、かつ対称形で素子あるいは素子群４２の容量が等しく
なければ、クロック信号が等しく供給されない。例えば
、図５のように、素子あるいは素子群４２が６個の場合
のＨ−トリーを考える。Ｈ−トリーを保つと片側のクロ
ック信号線（図中、左側）が増えるため、目的とする等
ディレイ・スキュー最小化がくずれる。また、素子ある
いは素子群４２の容量が異なっていれば、配線長を等し
くしても等ディレイでなくなる。
子あるいは素子群４２において等ディレイを保ち、スキ
ュー最小でクロック信号を供給している。しかしながら
、この方法では素子あるいは素子群４２が４の倍数個で
、かつ対称形で素子あるいは素子群４２の容量が等しく
なければ、クロック信号が等しく供給されない。例えば
、図５のように、素子あるいは素子群４２が６個の場合
のＨ−トリーを考える。Ｈ−トリーを保つと片側のクロ
ック信号線（図中、左側）が増えるため、目的とする等
ディレイ・スキュー最小化がくずれる。また、素子ある
いは素子群４２の容量が異なっていれば、配線長を等し
くしても等ディレイでなくなる。
【０００６】一方、対称形にとらわれないクロック分配
方法もある（文献：Ｐ．Ｒａｍａｎａｔｈａｎ ａｎｄ
Ｋａｎｇ Ｇ．Ｓｈｉｎ，’Ａ Ｃｌｏｃｋ Ｄｉｓ
ｔｒｉｂｕｔｉｏｎ Ｓｃｈｅｍｅ ｆｏｒ Ｎｏｎ−
Ｓｙｍｍｅｔｒｉｃ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ’
，ＩＥＥＥ Ｉｎｔ．Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，１９８
９）。しかしながら、この方法では最大ディレイとなる
素子あるいは素子群４２に対して、他の素子あるいは素
子群４２のディレイが等しくなるようにクロック信号線
を合わせることでスキューを最小にしている。 このため、冗長な配線をすることになる。
方法もある（文献：Ｐ．Ｒａｍａｎａｔｈａｎ ａｎｄ
Ｋａｎｇ Ｇ．Ｓｈｉｎ，’Ａ Ｃｌｏｃｋ Ｄｉｓ
ｔｒｉｂｕｔｉｏｎ Ｓｃｈｅｍｅ ｆｏｒ Ｎｏｎ−
Ｓｙｍｍｅｔｒｉｃ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ’
，ＩＥＥＥ Ｉｎｔ．Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ，１９８
９）。しかしながら、この方法では最大ディレイとなる
素子あるいは素子群４２に対して、他の素子あるいは素
子群４２のディレイが等しくなるようにクロック信号線
を合わせることでスキューを最小にしている。 このため、冗長な配線をすることになる。
【０００７】
【発明が解決しようとする課題】このように従来のＨ−
トリーを構成する分配配線方法では、複数の素子あるい
は素子群が４の倍数個でなかったり、素子あるいは素子
群の容量が異なっていると、ディレイ・スキューを減ら
すことができないという問題があった。また、対称形で
ない分配配線方法も、最大ディレイの素子あるいは素子
群と同ディレイにするために、他の素子あるいは素子群
のクロック信号線が長くなり、冗長配線が多くなるとい
う欠点があった。
トリーを構成する分配配線方法では、複数の素子あるい
は素子群が４の倍数個でなかったり、素子あるいは素子
群の容量が異なっていると、ディレイ・スキューを減ら
すことができないという問題があった。また、対称形で
ない分配配線方法も、最大ディレイの素子あるいは素子
群と同ディレイにするために、他の素子あるいは素子群
のクロック信号線が長くなり、冗長配線が多くなるとい
う欠点があった。
【０００８】そこで、この発明は、このような従来の事
情に鑑みてなされたものであり、その目的とするところ
は、２個の素子あるいは素子群間を接続するクロック信
号線上の、両素子あるいは素子群までの遅延時間が等し
くなる分岐点を求めることにより、素子あるいは素子群
の個数や容量に制限されず、かつ冗長配線をしなくとも
等ディレイ・スキュー最小にすることができるクロック
信号の分配配線方法を提供することにある。
情に鑑みてなされたものであり、その目的とするところ
は、２個の素子あるいは素子群間を接続するクロック信
号線上の、両素子あるいは素子群までの遅延時間が等し
くなる分岐点を求めることにより、素子あるいは素子群
の個数や容量に制限されず、かつ冗長配線をしなくとも
等ディレイ・スキュー最小にすることができるクロック
信号の分配配線方法を提供することにある。
【０００９】［発明の構成］
【００１０】
【課題を解決するための手段】上記目的を達成させるた
め、この発明は、クロック信号供給用素子から供給され
るクロック信号によって駆動する、多段配置された複数
の素子あるいは素子群に前記クロック信号を分配配線す
る際に、２個の前記素子あるいは素子群の容量ならびに
これら２個の素子あるいは素子群間を接続するクロック
信号線の配線容量及び配線抵抗を考慮して両素子あるい
は素子群までの遅延時間が等しくなる前記クロック信号
線上の分岐点を求め、この分岐点と、異なる２個の素子
あるいは素子群間を接続するクロック信号線上の分岐点
とを接続するクロック信号線上の分岐点を求める処理を
繰り返し、最終的に求められた１つの分岐点と前記クロ
ック信号供給用素子とを接続するように構成されている
。
め、この発明は、クロック信号供給用素子から供給され
るクロック信号によって駆動する、多段配置された複数
の素子あるいは素子群に前記クロック信号を分配配線す
る際に、２個の前記素子あるいは素子群の容量ならびに
これら２個の素子あるいは素子群間を接続するクロック
信号線の配線容量及び配線抵抗を考慮して両素子あるい
は素子群までの遅延時間が等しくなる前記クロック信号
線上の分岐点を求め、この分岐点と、異なる２個の素子
あるいは素子群間を接続するクロック信号線上の分岐点
とを接続するクロック信号線上の分岐点を求める処理を
繰り返し、最終的に求められた１つの分岐点と前記クロ
ック信号供給用素子とを接続するように構成されている
。
【００１１】
【作用】この発明は、素子あるいは素子群を２個ずつ併
合して１個のクラスタを生成する。併合した両者の容量
ならびに、両者を接続するクロック信号線の配線容量・
配線抵抗を考慮して両者までの遅延時間が等しくなるク
ロック信号線上の分岐点を求める。他のクラスタの分岐
点を同様に求め、分岐点同志を接続する。分岐点同志が
接続された２個のクラスタを１個のクラスタとみなし、
以下同様に繰り返す。このような処理を、ルートドライ
バーセルから離れたものから順にボトムアップに繰り返
す。最終的に１つになった分岐点を、ルートドライバー
セルに接続する。
合して１個のクラスタを生成する。併合した両者の容量
ならびに、両者を接続するクロック信号線の配線容量・
配線抵抗を考慮して両者までの遅延時間が等しくなるク
ロック信号線上の分岐点を求める。他のクラスタの分岐
点を同様に求め、分岐点同志を接続する。分岐点同志が
接続された２個のクラスタを１個のクラスタとみなし、
以下同様に繰り返す。このような処理を、ルートドライ
バーセルから離れたものから順にボトムアップに繰り返
す。最終的に１つになった分岐点を、ルートドライバー
セルに接続する。
【００１２】
【実施例】以下、この発明のクロック信号の分配配線方
法の実施例を図面を参照しながら説明する。図１は、こ
の発明による分配配線方法の処理手順を説明するための
フローチャートである。図２は、実際にクロック信号が
分配配線される様子を説明するための配線図である。 尚、今回の実施例は、素子あるいは素子群をＦ／Ｆ（フ
リップ／フロップ）とした場合の例である。図２におい
て、半導体基板１上にはクロック信号を供給するための
ルートドライバーセル２が配置されている。また図示し
ないが、クラスタ３〜８内には、Ｆ／Ｆが２個ずつ配置
されているものとする。
法の実施例を図面を参照しながら説明する。図１は、こ
の発明による分配配線方法の処理手順を説明するための
フローチャートである。図２は、実際にクロック信号が
分配配線される様子を説明するための配線図である。 尚、今回の実施例は、素子あるいは素子群をＦ／Ｆ（フ
リップ／フロップ）とした場合の例である。図２におい
て、半導体基板１上にはクロック信号を供給するための
ルートドライバーセル２が配置されている。また図示し
ないが、クラスタ３〜８内には、Ｆ／Ｆが２個ずつ配置
されているものとする。
【００１３】図１において、スタート後、分散配置され
ているＦ／Ｆを、併合候補の少ないＦ／Ｆ（例えば、端
に配置されているＦ／Ｆ、あるいは容量差の少ないＦ／
Ｆなど）から順に２個ずつ併合してクラスタ３〜８を生
成する。このとき、クラスタ３，５，７の容量と、４，
６，８の容量はそれぞれ同じものとする。さらに、クラ
スタ３と４、５と６、７と８をそれぞれ併合し、１個の
クラスタを生成する（ステップＭ１）。
ているＦ／Ｆを、併合候補の少ないＦ／Ｆ（例えば、端
に配置されているＦ／Ｆ、あるいは容量差の少ないＦ／
Ｆなど）から順に２個ずつ併合してクラスタ３〜８を生
成する。このとき、クラスタ３，５，７の容量と、４，
６，８の容量はそれぞれ同じものとする。さらに、クラ
スタ３と４、５と６、７と８をそれぞれ併合し、１個の
クラスタを生成する（ステップＭ１）。
【００１４】クラスタ３と４を接続するクロック信号線
１１を配線する。これと同時に、クラスタ３，４内に配
置されるそれぞれのＦ／Ｆの容量、及びクロック信号線
１１の配線容量・配線抵抗を考慮し、後述する方法によ
ってクロック信号線１１上の分岐点Ｏ１を求める（ステ
ップＭ２）。この分岐点Ｏ１は、この点から両方のクラ
スタ３，４までのクラスタ容量、配線容量及び配線抵抗
も含めて遅延時間が等しくなる点である。これにより、
クラスタ３，４に対するディレイが等しくなる。
１１を配線する。これと同時に、クラスタ３，４内に配
置されるそれぞれのＦ／Ｆの容量、及びクロック信号線
１１の配線容量・配線抵抗を考慮し、後述する方法によ
ってクロック信号線１１上の分岐点Ｏ１を求める（ステ
ップＭ２）。この分岐点Ｏ１は、この点から両方のクラ
スタ３，４までのクラスタ容量、配線容量及び配線抵抗
も含めて遅延時間が等しくなる点である。これにより、
クラスタ３，４に対するディレイが等しくなる。
【００１５】ステップＭ２の処理を、併合した組の分岐
点が全て決定するまで繰り返す（ステップＭ３否定）。 ステップＭ２乃至Ｍ３が繰り返されることにより、クラ
スタ５と６、７と８を接続するクロック信号線１２，１
３が配線されると共に、分岐点Ｏ２，Ｏ３が求められる
。接続すべき対象がまだ存在しているので、端から最も
近いクラスタを２個ずつ併合し、新たなクラスタを生成
する（ステップＭ４否定及びステップＭ５）。すなわち
、クラスタ３，４，７，８で１個のクラスタとみなし、
これらを併合する。クラスタ５，６が併合された１個の
クラスタは、これ以上併合されないので、併合されてい
ないクラスタが１個となり、ステップＭ２へ戻る（ステ
ップＭ６肯定）。併合されていないクラスタが、１個ま
たは０個になるまでステップＭ５，６を繰り返す。
点が全て決定するまで繰り返す（ステップＭ３否定）。 ステップＭ２乃至Ｍ３が繰り返されることにより、クラ
スタ５と６、７と８を接続するクロック信号線１２，１
３が配線されると共に、分岐点Ｏ２，Ｏ３が求められる
。接続すべき対象がまだ存在しているので、端から最も
近いクラスタを２個ずつ併合し、新たなクラスタを生成
する（ステップＭ４否定及びステップＭ５）。すなわち
、クラスタ３，４，７，８で１個のクラスタとみなし、
これらを併合する。クラスタ５，６が併合された１個の
クラスタは、これ以上併合されないので、併合されてい
ないクラスタが１個となり、ステップＭ２へ戻る（ステ
ップＭ６肯定）。併合されていないクラスタが、１個ま
たは０個になるまでステップＭ５，６を繰り返す。
【００１６】クラスタ３，４，７，８が併合され、ステ
ップＭ２乃至Ｍ４が繰り返されることにより、クロック
信号線１４が配線されると共に、分岐点Ｏ４が求められ
る。さらにステップＭ５において、クラスタ３，４，７
，８とクラスタ５，６を併合して１個のクラスタとする
。ステップＭ２の処理により、クロック信号線１５及び
分岐点Ｏ５が求められる。分岐点Ｏ５が求められること
により、接続対象がルートドライバーセル２のみになっ
たため、分岐点Ｏ５とルートドライバーセル２をクロッ
ク信号線１５で接続して処理を終了する（ステップＭ４
肯定及びステップＭ７）。
ップＭ２乃至Ｍ４が繰り返されることにより、クロック
信号線１４が配線されると共に、分岐点Ｏ４が求められ
る。さらにステップＭ５において、クラスタ３，４，７
，８とクラスタ５，６を併合して１個のクラスタとする
。ステップＭ２の処理により、クロック信号線１５及び
分岐点Ｏ５が求められる。分岐点Ｏ５が求められること
により、接続対象がルートドライバーセル２のみになっ
たため、分岐点Ｏ５とルートドライバーセル２をクロッ
ク信号線１５で接続して処理を終了する（ステップＭ４
肯定及びステップＭ７）。
【００１７】以下に、クロック信号線上の分岐点を求め
る方法を説明する。なお、説明を簡単にするために、水
平・垂直方向の単位長さあたりの配線容量・抵抗は同じ
とする。クロック信号の分配配線を、ルートドライハー
セル２から最端のクラスタへ向けて２分木状に行った場
合を考える。このとき、ルートドライハーセル２からｉ
番目の分岐点をレベルｉの分岐点といい、レベルｉの分
岐点とレベルｉ＋１の分岐点を接続するクロック信号線
の長さをｌｉ とすると総ディレイＴは、以下のように
なる。
る方法を説明する。なお、説明を簡単にするために、水
平・垂直方向の単位長さあたりの配線容量・抵抗は同じ
とする。クロック信号の分配配線を、ルートドライハー
セル２から最端のクラスタへ向けて２分木状に行った場
合を考える。このとき、ルートドライハーセル２からｉ
番目の分岐点をレベルｉの分岐点といい、レベルｉの分
岐点とレベルｉ＋１の分岐点を接続するクロック信号線
の長さをｌｉ とすると総ディレイＴは、以下のように
なる。
【００１８】
Ｔ＝Ｉ０ ＋Ｒ０ ＊Ｃ０
＋ｒ＊ｌ１ ＊（１／２＊ｃ＊ｌ
１ ＋Ｃ１ ）
＋ｒ＊ｌ２ ＊（１
／２＊ｃ＊ｌ２ ＋Ｃ２ ）
：
：
＋ｒ＊ｌｎ ＊（１／２
＊ｃ＊ｌｎ ＋Ｃｎ ）
（１） ここで、Ｉ０ は内部遅延、Ｒ０
はルートトライバーセル２のｏｎ抵抗、ｒは単位長さ
当りの配線抵抗、ｃは単位長さ当りの配線容量、ｌｎ
はｎレベルの配線長、Ｃｎ はｎレベル以下の全容量和
である。（１） のディレイ式は、漸化式にすると次式
で表すことができる。
１ ＋Ｃ１ ）
＋ｒ＊ｌ２ ＊（１
／２＊ｃ＊ｌ２ ＋Ｃ２ ）
：
：
＋ｒ＊ｌｎ ＊（１／２
＊ｃ＊ｌｎ ＋Ｃｎ ）
（１） ここで、Ｉ０ は内部遅延、Ｒ０
はルートトライバーセル２のｏｎ抵抗、ｒは単位長さ
当りの配線抵抗、ｃは単位長さ当りの配線容量、ｌｎ
はｎレベルの配線長、Ｃｎ はｎレベル以下の全容量和
である。（１） のディレイ式は、漸化式にすると次式
で表すことができる。
【００１９】
ｔｎ ＝ｒ＊ｌｎ ＊（１／２＊ｃ＊ｌｎ
＋Ｃｎ ） ＋０ ｔｎ−１ ＝ｒ＊ｌｎ−
１ ＊（１／２＊ｃ＊ｌｎ−１ ＋Ｃｎ−１ ）＋ｔｎ
：
：
ｔ２ ＝ｒ＊ｌ２ ＊（１
／２＊ｃ＊ｌ２ ＋Ｃ２ ） ＋ｔ３
ｔ１ ＝ｒ＊ｌ１
＊（１／２＊ｃ＊ｌ１ ＋Ｃ１ ） ＋ｔ２
ｔ０ ＝Ｉ０ ＋
Ｒ０ ＊Ｃ０ ＋ｔ１ ＝Ｔ
（２） 従
って、一般式は、次式で表されることになる。 ｔｉ ＝ｒ＊ｌｉ ＊（１／２＊ｃ＊ｌｉ
＋Ｃｉ ） ＋ｔｉ＋１ （
３） ここで、Ｃｉ は、レベルｉ以降の全容量和であ
る。
＋Ｃｎ ） ＋０ ｔｎ−１ ＝ｒ＊ｌｎ−
１ ＊（１／２＊ｃ＊ｌｎ−１ ＋Ｃｎ−１ ）＋ｔｎ
：
：
ｔ２ ＝ｒ＊ｌ２ ＊（１
／２＊ｃ＊ｌ２ ＋Ｃ２ ） ＋ｔ３
ｔ１ ＝ｒ＊ｌ１
＊（１／２＊ｃ＊ｌ１ ＋Ｃ１ ） ＋ｔ２
ｔ０ ＝Ｉ０ ＋
Ｒ０ ＊Ｃ０ ＋ｔ１ ＝Ｔ
（２） 従
って、一般式は、次式で表されることになる。 ｔｉ ＝ｒ＊ｌｉ ＊（１／２＊ｃ＊ｌｉ
＋Ｃｉ ） ＋ｔｉ＋１ （
３） ここで、Ｃｉ は、レベルｉ以降の全容量和であ
る。
【００２０】例えば、図２における分岐点Ｏ４をレベル
ｉの分岐点とすると、レベルｉ＋１の分岐点はＯ１とＯ
３となる。分岐点Ｏ４から分岐点Ｏ１，Ｏ３までのクロ
ック信号線の長さをｌｉ０，ｌｉ１とし、レベルｉ＋１
以降の全容量をＣｉ０，Ｃｉ１としたときの分岐点Ｏ４
の求め方を説明する。分岐点Ｏ４までの信号伝播は同じ
であるため、分岐点Ｏ１とＯ３のディレイ差は、分岐点
Ｏ４以降のディレイによる。従って、レベルｉ以降のス
キューｓは、次式のようになる。
ｉの分岐点とすると、レベルｉ＋１の分岐点はＯ１とＯ
３となる。分岐点Ｏ４から分岐点Ｏ１，Ｏ３までのクロ
ック信号線の長さをｌｉ０，ｌｉ１とし、レベルｉ＋１
以降の全容量をＣｉ０，Ｃｉ１としたときの分岐点Ｏ４
の求め方を説明する。分岐点Ｏ４までの信号伝播は同じ
であるため、分岐点Ｏ１とＯ３のディレイ差は、分岐点
Ｏ４以降のディレイによる。従って、レベルｉ以降のス
キューｓは、次式のようになる。
【００２１】
ｓ＝ｔｉ１−ｔｉ０
＝１／２＊ｒ＊ｃ＊（ｌｉ１２ −ｌｉ０２
）＋ｒ＊（ｌｉ１＊Ｃｉ１−ｌｉ０＊Ｃｉ０）
＋（ｔｉ＋１，１ −ｔｉ＋１，０ ）
（４） ここでの目的関数は、ｍｉｎ
｜ｓ｜である。但し、ｌｉ１＋ｌｉ０＝Ｌｉ は、レベ
ルｉ＋１の２つの分岐点Ｏ１とＯ３の間のＭａｎｈａｔ
ｔａｎ−Ｌｅｎｇｔｈとする。また、ｔｉ＋１，１ 及
びｔｉ＋１，０ は、レベルｉ＋１におけるＣｉ１側の
ディレイ、及びＣｉ０側のディレイである。よって、（
４） 式は次式のようになる。
）＋ｒ＊（ｌｉ１＊Ｃｉ１−ｌｉ０＊Ｃｉ０）
＋（ｔｉ＋１，１ −ｔｉ＋１，０ ）
（４） ここでの目的関数は、ｍｉｎ
｜ｓ｜である。但し、ｌｉ１＋ｌｉ０＝Ｌｉ は、レベ
ルｉ＋１の２つの分岐点Ｏ１とＯ３の間のＭａｎｈａｔ
ｔａｎ−Ｌｅｎｇｔｈとする。また、ｔｉ＋１，１ 及
びｔｉ＋１，０ は、レベルｉ＋１におけるＣｉ１側の
ディレイ、及びＣｉ０側のディレイである。よって、（
４） 式は次式のようになる。
【００２２】
ｓ＝１／２＊ｒ＊ｃ＊Ｌｉ （Ｌｉ −２＊ｌｉ０
） ＋ｒ＊｛Ｌｉ ＊Ｃｉ１−（Ｃｉ１＋Ｃｉ０
）＊ｌｉ０｝
＋（ｔｉ＋１，１ −ｔｉ＋１
，０ ）
（５） ここ
で、Ｃｉ０側からはかった分岐点Ｏ４までの距離をｌ＊
とし、スキューが最小、すなわちｓ＝０となる点を求
めると、 ｌ＊ ＝｛ｒ＊Ｌｉ ＊（Ｃｉ１＋１／２＊ｃ＊Ｌ
ｉ ）＋（ｔｉ＋１，１ −ｔｉ＋１，０ ）｝
／｛ｒ＊（Ｃｉ０＋Ｃｉ１＋ｃ＊Ｌｉ ）｝
（６） となる。従って、０≦ｌ＊ ≦Ｌｉ であれ
ば、ｌｉ０＝ｌ＊ でスキューｓ＝０となるため、この
位置に分岐点Ｏ４を設定する。０≦ｌ＊ ≦Ｌｉ 以外
の時は、ｌｉ０＝０、Ｌｉ のうちスキュー｜ｓ｜ の
小さい方となる位置に分岐点Ｏ４を設定する。
） ＋ｒ＊｛Ｌｉ ＊Ｃｉ１−（Ｃｉ１＋Ｃｉ０
）＊ｌｉ０｝
＋（ｔｉ＋１，１ −ｔｉ＋１
，０ ）
（５） ここ
で、Ｃｉ０側からはかった分岐点Ｏ４までの距離をｌ＊
とし、スキューが最小、すなわちｓ＝０となる点を求
めると、 ｌ＊ ＝｛ｒ＊Ｌｉ ＊（Ｃｉ１＋１／２＊ｃ＊Ｌ
ｉ ）＋（ｔｉ＋１，１ −ｔｉ＋１，０ ）｝
／｛ｒ＊（Ｃｉ０＋Ｃｉ１＋ｃ＊Ｌｉ ）｝
（６） となる。従って、０≦ｌ＊ ≦Ｌｉ であれ
ば、ｌｉ０＝ｌ＊ でスキューｓ＝０となるため、この
位置に分岐点Ｏ４を設定する。０≦ｌ＊ ≦Ｌｉ 以外
の時は、ｌｉ０＝０、Ｌｉ のうちスキュー｜ｓ｜ の
小さい方となる位置に分岐点Ｏ４を設定する。
【００２３】なお、分岐点は、ｌｉ１＋ｌｉ０＝Ｌｉ
を満たす最短配線経路上である限り、同じｌ＊ を持つ
分岐点とするならば、配線形状を特に限定する必要はな
い。例えば、図３のように、２点Ａ，Ｂ間の距離が等し
く、点ＡあるいはＢから分岐点Ｏ６，Ｏ７までの距離が
等しければ、配線形状が異なるものでもよい。図２で示
した実施例では、レベルｉ＋１の２つの分岐点を結ぶ直
線上に、レベルｉの分岐点を置くという条件をつけるこ
とにより、配線形状を規定している。また、図２で示し
たクラスタ３〜８内には、Ｆ／Ｆが２個ずつ配置されて
いるものとしたが、勿論Ｆ／Ｆが２個ずつ併合された複
数のクラスタが配置されていても同様に実施可能である
。
を満たす最短配線経路上である限り、同じｌ＊ を持つ
分岐点とするならば、配線形状を特に限定する必要はな
い。例えば、図３のように、２点Ａ，Ｂ間の距離が等し
く、点ＡあるいはＢから分岐点Ｏ６，Ｏ７までの距離が
等しければ、配線形状が異なるものでもよい。図２で示
した実施例では、レベルｉ＋１の２つの分岐点を結ぶ直
線上に、レベルｉの分岐点を置くという条件をつけるこ
とにより、配線形状を規定している。また、図２で示し
たクラスタ３〜８内には、Ｆ／Ｆが２個ずつ配置されて
いるものとしたが、勿論Ｆ／Ｆが２個ずつ併合された複
数のクラスタが配置されていても同様に実施可能である
。
【００２４】
【発明の効果】以上説明したように、この発明のクロッ
ク信号の分配配線方法によれば、２つの素子あるいは素
子群間を接続するクロック信号線上の、各素子あるいは
素子群までの遅延時間が等しくなる分岐点を求めるよう
にした。これにより、素子あるいは素子群の個数や容量
に制限されず、かつ冗長配線をすることなく、等ディレ
イ・最小スキューでクロック信号を分配配線することが
可能となる。
ク信号の分配配線方法によれば、２つの素子あるいは素
子群間を接続するクロック信号線上の、各素子あるいは
素子群までの遅延時間が等しくなる分岐点を求めるよう
にした。これにより、素子あるいは素子群の個数や容量
に制限されず、かつ冗長配線をすることなく、等ディレ
イ・最小スキューでクロック信号を分配配線することが
可能となる。
【図１】この発明の一実施例の処理手順を説明するため
のフローチャートである。
のフローチャートである。
【図２】この発明によって実際に分配配線される様子を
説明するための配線図である。
説明するための配線図である。
【図３】２点間の距離が等しく、配線形状が異なる場合
の例を示す図である。
の例を示す図である。
【図４】従来のＨ−トリーによる分配配線を示す配線図
である。
である。
【図５】従来のＨ−トリーによる欠点を説明するための
配線図である。
配線図である。
１ 半導体基板
２ ルートドライバーセル
３〜８ クラスタ
１１〜１６ クロック信号線
Ｏ１〜Ｏ７ 分岐点
Claims (2)
- 【請求項１】 クロック信号供給用素子から供給され
るクロック信号によって駆動する、多段配置された複数
の素子あるいは素子群に前記クロック信号を分配配線す
る際に、２個の前記素子あるいは素子群の容量ならびに
これら２個の素子あるいは素子群間を接続するクロック
信号線の配線容量及び配線抵抗を考慮して両素子あるい
は素子群までの遅延時間が等しくなる前記クロック信号
線上の分岐点を求め、この分岐点と、異なる２個の素子
あるいは素子群間を接続するクロック信号線上の分岐点
とを接続するクロック信号線上の分岐点を求める処理を
繰り返し、最終的に求められた１つの分岐点と前記クロ
ック信号供給用素子とを接続することを特徴としたクロ
ック信号の分配配線方法。 - 【請求項２】 前記クロック信号供給用素子からみて
ｉ番目の分岐点を求めるに際して、この分岐点は２個の
素子あるいは素子群間を結ぶ最短距離の経路Ｌｉ 上に
存在するものとし、一方の素子あるいは素子群の容量を
Ｃｉ０、分岐点からの距離をｌｉ０、ｉ＋１番目の分岐
点以下の遅延時間をｔｉ＋１，０ とし、他方の素子あ
るいは素子群の容量をＣｉ１、ｉ＋１番目の分岐点以下
の遅延時間をｔｉ＋１，１ とし、単位長さ当たりの配
線抵抗をｒ、配線容量をｃとしたときの、Ｃｉ０側のｉ
＋１番目の分岐点からｉ番目の分岐点までの距離ｌ＊
を ｌ＊ ＝｛ｒ＊Ｌｉ ＊（Ｃｉ１＋１／２＊ｃ＊Ｌ
ｉ ）＋（ｔｉ＋１，１ −ｔｉ＋１，０ ）｝
／｛ｒ＊（Ｃｉ０＋Ｃｉ１＋ｃ＊Ｌｉ ）｝によ
って求めることを特徴とした請求項１記載のクロック信
号の分配配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030721A JP2925762B2 (ja) | 1991-02-26 | 1991-02-26 | クロック信号の分配配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030721A JP2925762B2 (ja) | 1991-02-26 | 1991-02-26 | クロック信号の分配配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04269860A true JPH04269860A (ja) | 1992-09-25 |
| JP2925762B2 JP2925762B2 (ja) | 1999-07-28 |
Family
ID=12311515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030721A Expired - Lifetime JP2925762B2 (ja) | 1991-02-26 | 1991-02-26 | クロック信号の分配配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925762B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151704A (ja) * | 1992-11-11 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置及び配置配線装置 |
| EP0642161A1 (en) * | 1993-09-06 | 1995-03-08 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| JPH07121261A (ja) * | 1993-10-21 | 1995-05-12 | Nec Corp | クロック分配回路 |
| JPH07183778A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体集積回路およびその配線方法 |
| US5774371A (en) * | 1994-08-03 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and layout designing method for the same |
| US6253364B1 (en) | 1998-07-14 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Automatic placement and routing device |
| EP0933716A3 (en) * | 1998-01-26 | 2002-05-15 | Nec Corporation | Design method of routing signal lines between circuit blocks for equalizing characteristics of circuit blocks and semiconductor integrated circuit device designed therethrough |
| US7856610B2 (en) | 2006-05-10 | 2010-12-21 | Elpida Memory, Inc. | Method and apparatus for semiconductor integrated circuit |
-
1991
- 1991-02-26 JP JP3030721A patent/JP2925762B2/ja not_active Expired - Lifetime
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| US7856610B2 (en) | 2006-05-10 | 2010-12-21 | Elpida Memory, Inc. | Method and apparatus for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925762B2 (ja) | 1999-07-28 |
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