JPH04269864A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04269864A JPH04269864A JP3053423A JP5342391A JPH04269864A JP H04269864 A JPH04269864 A JP H04269864A JP 3053423 A JP3053423 A JP 3053423A JP 5342391 A JP5342391 A JP 5342391A JP H04269864 A JPH04269864 A JP H04269864A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- impurity concentration
- concentration region
- type
- high impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、例えばスタティックＲＡＭの製造に適用して
好適なものである。
法に関し、例えばスタティックＲＡＭの製造に適用して
好適なものである。
【０００２】
【従来の技術】スタティックＲＡＭの一種に高抵抗負荷
型メモリセルを用いたものがある。この高抵抗負荷型メ
モリセルは、図４に示すように、ドライバトランジスタ
Ｑ１ と抵抗Ｒ１ とから成るインバータとドライバト
ランジスタＱ２ と抵抗Ｒ２ とから成るインバータと
の二つのインバータの一方の出力を他方の入力に接続し
た構成のフリップフロップ回路と、セル外とのデータの
やりとりのための一対のアクセストランジスタＱ３ 、
Ｑ４ とにより構成されている。図４において、ＷＬは
ワード線、ＢＬ、ＢＬ´はビット線を示す。また、ＶＤ
Ｄ、ＶＳＳは電源電圧である。図２はこの高抵抗負荷型
メモリセルを用いたスタティックＲＡＭの平面図、図３
は図２の３−３線に沿っての断面図である。
型メモリセルを用いたものがある。この高抵抗負荷型メ
モリセルは、図４に示すように、ドライバトランジスタ
Ｑ１ と抵抗Ｒ１ とから成るインバータとドライバト
ランジスタＱ２ と抵抗Ｒ２ とから成るインバータと
の二つのインバータの一方の出力を他方の入力に接続し
た構成のフリップフロップ回路と、セル外とのデータの
やりとりのための一対のアクセストランジスタＱ３ 、
Ｑ４ とにより構成されている。図４において、ＷＬは
ワード線、ＢＬ、ＢＬ´はビット線を示す。また、ＶＤ
Ｄ、ＶＳＳは電源電圧である。図２はこの高抵抗負荷型
メモリセルを用いたスタティックＲＡＭの平面図、図３
は図２の３−３線に沿っての断面図である。
【０００３】図２及び図３において、符号１はｎ型シリ
コン（Ｓｉ）基板１、２はｐウエル、３は素子間分離用
のフィールド絶縁膜、４はゲート絶縁膜を示す。Ｇ１
、Ｇ２ はドライバトランジスタＱ１ 、Ｑ２ のゲー
ト電極を示す。符号５、６、７、８はソース領域または
ドレイン領域を構成する例えばｎ＋ 型の拡散層を示す
。そして、ゲート電極Ｇ１ と拡散層５、６とにより、
ｎチャネルＭＯＳトランジスタから成るドライバトラン
ジスタＱ１ が形成されている。同様に、ゲート電極Ｇ
２ と拡散層７、８とにより、ｎチャネルＭＯＳトラン
ジスタから成るドライバトランジスタＱ２ が形成され
ている。図示は省略するが、これらのドライバトランジ
スタＱ１ 、Ｑ２ に隣接して、ｎチャネルＭＯＳトラ
ンジスタから成るアクセストランジスタＱ３ 、Ｑ４
が形成されている。符号９はサイドウォールスペーサを
示す。拡散層５、６、７、８には、このサイドウォール
スペーサ９の下側の部分に例えばｎ− 型の低不純物濃
度部ａが形成されている。
コン（Ｓｉ）基板１、２はｐウエル、３は素子間分離用
のフィールド絶縁膜、４はゲート絶縁膜を示す。Ｇ１
、Ｇ２ はドライバトランジスタＱ１ 、Ｑ２ のゲー
ト電極を示す。符号５、６、７、８はソース領域または
ドレイン領域を構成する例えばｎ＋ 型の拡散層を示す
。そして、ゲート電極Ｇ１ と拡散層５、６とにより、
ｎチャネルＭＯＳトランジスタから成るドライバトラン
ジスタＱ１ が形成されている。同様に、ゲート電極Ｇ
２ と拡散層７、８とにより、ｎチャネルＭＯＳトラン
ジスタから成るドライバトランジスタＱ２ が形成され
ている。図示は省略するが、これらのドライバトランジ
スタＱ１ 、Ｑ２ に隣接して、ｎチャネルＭＯＳトラ
ンジスタから成るアクセストランジスタＱ３ 、Ｑ４
が形成されている。符号９はサイドウォールスペーサを
示す。拡散層５、６、７、８には、このサイドウォール
スペーサ９の下側の部分に例えばｎ− 型の低不純物濃
度部ａが形成されている。
【０００４】符号１０は層間絶縁膜を示す。また、符号
１１は電源電圧ＶＳＳ供給用の接地電源線、１２は電源
電圧ＶＤＤ供給用の電源線を示す。符号１３はｐウエル
２に電源電圧ＶＳＳを供給するためのアルミニウム（Ａ
ｌ）配線、１４はｐウエル２中に形成された例えばｐ＋
型の拡散層を示す。ここで、Ａｌ配線１３は、層間絶
縁膜１０に形成されたコンタクトホールＣ１ を通じて
ｐ＋ 型の拡散層１４にコンタクトしており、これによ
ってｐウエル２に電源電圧ＶＳＳを供給している。また
、このＡｌ配線１３は、層間絶縁膜１０に形成されたコ
ンタクトホールＣ２ を通じてｎ＋ 型の拡散層８にコ
ンタクトしており、これによってｎ＋ 型の拡散層８に
電源電圧ＶＳＳを供給している。なお、実際にはコンタ
クトホールＣ１ 、Ｃ２ 以外にも多くのコンタクトホ
ールが形成されているが、これらのコンタクトホールの
図示及び説明は省略する。
１１は電源電圧ＶＳＳ供給用の接地電源線、１２は電源
電圧ＶＤＤ供給用の電源線を示す。符号１３はｐウエル
２に電源電圧ＶＳＳを供給するためのアルミニウム（Ａ
ｌ）配線、１４はｐウエル２中に形成された例えばｐ＋
型の拡散層を示す。ここで、Ａｌ配線１３は、層間絶
縁膜１０に形成されたコンタクトホールＣ１ を通じて
ｐ＋ 型の拡散層１４にコンタクトしており、これによ
ってｐウエル２に電源電圧ＶＳＳを供給している。また
、このＡｌ配線１３は、層間絶縁膜１０に形成されたコ
ンタクトホールＣ２ を通じてｎ＋ 型の拡散層８にコ
ンタクトしており、これによってｎ＋ 型の拡散層８に
電源電圧ＶＳＳを供給している。なお、実際にはコンタ
クトホールＣ１ 、Ｃ２ 以外にも多くのコンタクトホ
ールが形成されているが、これらのコンタクトホールの
図示及び説明は省略する。
【０００５】
【発明が解決しようとする課題】上述のスタティックＲ
ＡＭの製造において、ソース領域またはドレイン領域を
構成するｎ＋ 型の拡散層５、６、７、８は、ｐウエル
２中にｐ＋ 型の拡散層１４を形成した後に、サイドウ
ォールスペーサ９、ゲート電極Ｇ１ 、Ｇ２ 及びワー
ド線ＷＬをマスクとして例えばヒ素（Ａｓ）のようなｎ
型不純物をｐウエル２中に高濃度にイオン注入すること
により形成される。この際にｐ＋ 型の拡散層１４中に
ｎ型不純物がイオン注入されないようにするために、従
来は、このｎ型不純物のイオン注入の際には、図２に示
すように、ｐ＋ 型の拡散層１４をこの拡散層１４より
も一回り大きい正方形状のレジストパターン１５で覆う
ようにしている。このレジストパターン１５は上述のｎ
型不純物のイオン注入後に剥離されるわけであるが、こ
のレジストパターン１５は上述のイオン注入の際にｎ型
不純物が高濃度にイオン注入されることにより硬化して
しまうことから、剥離が難しくなる。特に、このレジス
トパターン１５は小さくしかも孤立していることから、
完全に剥離することは極めて困難である。その結果、こ
のｎ型不純物が高濃度に注入されたレジストパターン１
５が剥離し切れず残存することにより、スタティックＲ
ＡＭの信頼性に悪影響を及ぼしてしまうという問題があ
った。
ＡＭの製造において、ソース領域またはドレイン領域を
構成するｎ＋ 型の拡散層５、６、７、８は、ｐウエル
２中にｐ＋ 型の拡散層１４を形成した後に、サイドウ
ォールスペーサ９、ゲート電極Ｇ１ 、Ｇ２ 及びワー
ド線ＷＬをマスクとして例えばヒ素（Ａｓ）のようなｎ
型不純物をｐウエル２中に高濃度にイオン注入すること
により形成される。この際にｐ＋ 型の拡散層１４中に
ｎ型不純物がイオン注入されないようにするために、従
来は、このｎ型不純物のイオン注入の際には、図２に示
すように、ｐ＋ 型の拡散層１４をこの拡散層１４より
も一回り大きい正方形状のレジストパターン１５で覆う
ようにしている。このレジストパターン１５は上述のｎ
型不純物のイオン注入後に剥離されるわけであるが、こ
のレジストパターン１５は上述のイオン注入の際にｎ型
不純物が高濃度にイオン注入されることにより硬化して
しまうことから、剥離が難しくなる。特に、このレジス
トパターン１５は小さくしかも孤立していることから、
完全に剥離することは極めて困難である。その結果、こ
のｎ型不純物が高濃度に注入されたレジストパターン１
５が剥離し切れず残存することにより、スタティックＲ
ＡＭの信頼性に悪影響を及ぼしてしまうという問題があ
った。
【０００６】従って、この発明の目的は、第１導電型の
半導体基板中に第１導電型の高不純物濃度領域が第２導
電型の高不純物濃度領域と隣接して形成され、第１導電
型の半導体基板に所定の電圧を供給するための配線が第
１導電型の高不純物濃度領域に接続される半導体装置を
製造する場合において、第２導電型の高不純物濃度領域
を形成するための第２導電型の不純物のイオン注入の際
に、第１導電型の高不純物濃度領域に第２導電型の不純
物がイオン注入されないようにするためのレジストパタ
ーンをその後に容易に完全に剥離することができる半導
体装置の製造方法を提供することにある。
半導体基板中に第１導電型の高不純物濃度領域が第２導
電型の高不純物濃度領域と隣接して形成され、第１導電
型の半導体基板に所定の電圧を供給するための配線が第
１導電型の高不純物濃度領域に接続される半導体装置を
製造する場合において、第２導電型の高不純物濃度領域
を形成するための第２導電型の不純物のイオン注入の際
に、第１導電型の高不純物濃度領域に第２導電型の不純
物がイオン注入されないようにするためのレジストパタ
ーンをその後に容易に完全に剥離することができる半導
体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１導電型の半導体基板（２）中に第
１導電型の高不純物濃度領域（１４）が第２導電型の高
不純物濃度領域（８）と隣接して形成され、第１導電型
の半導体基板（２）に所定の電圧を供給するための配線
（１３）が第１導電型の高不純物濃度領域（１４）に接
続される半導体装置の製造方法において、第１導電型の
高不純物濃度領域（１４）を形成した後、第１導電型の
高不純物濃度領域（１４）を覆う一方向に延在するレジ
ストパターン（１５）を形成し、レジストパターン（１
５）をマスクとして第１導電型の半導体基板（２）中に
第２導電型の不純物をイオン注入することにより第２導
電型の高不純物濃度領域（８）を形成するようにしてい
る。
に、この発明は、第１導電型の半導体基板（２）中に第
１導電型の高不純物濃度領域（１４）が第２導電型の高
不純物濃度領域（８）と隣接して形成され、第１導電型
の半導体基板（２）に所定の電圧を供給するための配線
（１３）が第１導電型の高不純物濃度領域（１４）に接
続される半導体装置の製造方法において、第１導電型の
高不純物濃度領域（１４）を形成した後、第１導電型の
高不純物濃度領域（１４）を覆う一方向に延在するレジ
ストパターン（１５）を形成し、レジストパターン（１
５）をマスクとして第１導電型の半導体基板（２）中に
第２導電型の不純物をイオン注入することにより第２導
電型の高不純物濃度領域（８）を形成するようにしてい
る。
【０００８】
【作用】上述のように構成されたこの発明の半導体装置
の製造方法によれば、第２導電型の高不純物濃度領域（
８）を形成するための第２導電型の不純物のイオン注入
の際に第１導電型の高不純物濃度領域（１４）に第２導
電型の不純物がイオン注入されないようにするためのレ
ジストパターン（１５）は一方向に延在していることか
ら、このレジストパターン（１５）の面積は従来用いら
れていた小さくしかも孤立したレジストパターンに比べ
て大きく、従ってその剥離を容易に完全に行うことがで
きる。このため、従来のように、ｎ型不純物を高濃度に
含むレジストパターンが残存することによる半導体装置
の信頼性の低下を防止することができる。
の製造方法によれば、第２導電型の高不純物濃度領域（
８）を形成するための第２導電型の不純物のイオン注入
の際に第１導電型の高不純物濃度領域（１４）に第２導
電型の不純物がイオン注入されないようにするためのレ
ジストパターン（１５）は一方向に延在していることか
ら、このレジストパターン（１５）の面積は従来用いら
れていた小さくしかも孤立したレジストパターンに比べ
て大きく、従ってその剥離を容易に完全に行うことがで
きる。このため、従来のように、ｎ型不純物を高濃度に
含むレジストパターンが残存することによる半導体装置
の信頼性の低下を防止することができる。
【０００９】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
高抵抗負荷型スタティックＲＡＭを示す平面図である。 図１の３−３線に沿っての断面図は図３に示す通りであ
る。なお、この実施例による高抵抗負荷型スタティック
ＲＡＭの各部の符号は、図２及び図３に示す高抵抗負荷
型スタティックＲＡＭと同一のものを用いる。この実施
例による高抵抗負荷型スタティックＲＡＭの製造方法に
おいては、図１及び図３に示すように、まず、ｎ型Ｓｉ
基板１中にｐウエル２を形成した後、ｎ型Ｓｉ基板１の
表面を選択的に熱酸化することにより二酸化シリコン（
ＳｉＯ２ ）膜のようなフィールド絶縁膜２を形成して
素子間分離を行う。次に、フィールド絶縁膜３で囲まれ
た活性領域の表面に熱酸化法によりＳｉＯ２ 膜のよう
なゲート絶縁膜４を形成する。
照しながら説明する。図１はこの発明の一実施例による
高抵抗負荷型スタティックＲＡＭを示す平面図である。 図１の３−３線に沿っての断面図は図３に示す通りであ
る。なお、この実施例による高抵抗負荷型スタティック
ＲＡＭの各部の符号は、図２及び図３に示す高抵抗負荷
型スタティックＲＡＭと同一のものを用いる。この実施
例による高抵抗負荷型スタティックＲＡＭの製造方法に
おいては、図１及び図３に示すように、まず、ｎ型Ｓｉ
基板１中にｐウエル２を形成した後、ｎ型Ｓｉ基板１の
表面を選択的に熱酸化することにより二酸化シリコン（
ＳｉＯ２ ）膜のようなフィールド絶縁膜２を形成して
素子間分離を行う。次に、フィールド絶縁膜３で囲まれ
た活性領域の表面に熱酸化法によりＳｉＯ２ 膜のよう
なゲート絶縁膜４を形成する。
【００１０】次に、ＣＶＤ法により全面に例えば第１層
目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えば
リン（Ｐ）のようなｎ型不純物を熱拡散法やイオン注入
法などにより高濃度にドープして低抵抗化した後、この
多結晶Ｓｉ膜をエッチングによりパターニングしてゲー
ト電極Ｇ１ 、Ｇ２ 及びワード線ＷＬを形成する。な
お、これらのゲート電極Ｇ１ 、Ｇ２ 及びワード線Ｗ
Ｌをポリサイド膜により形成する場合には、不純物がド
ープされた多結晶Ｓｉ膜上に高融点金属シリサイド膜を
形成した後にこれらの高融点金属シリサイド膜及び多結
晶Ｓｉ膜のパターニングを行う。次に、これらのゲート
電極Ｇ１ 、Ｇ２ 及びワード線ＷＬをマスクとしてｐ
ウエル２中に例えばＰのようなｎ型不純物を低濃度にイ
オン注入する。次に、例えばレジストパターン（図示せ
ず）をマスクとしてｐウエル２の所定部分に例えばホウ
素（Ｂ）のようなｐ型不純物を高濃度にイオン注入して
例えばｐ＋ 型の拡散層１４を形成する。
目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えば
リン（Ｐ）のようなｎ型不純物を熱拡散法やイオン注入
法などにより高濃度にドープして低抵抗化した後、この
多結晶Ｓｉ膜をエッチングによりパターニングしてゲー
ト電極Ｇ１ 、Ｇ２ 及びワード線ＷＬを形成する。な
お、これらのゲート電極Ｇ１ 、Ｇ２ 及びワード線Ｗ
Ｌをポリサイド膜により形成する場合には、不純物がド
ープされた多結晶Ｓｉ膜上に高融点金属シリサイド膜を
形成した後にこれらの高融点金属シリサイド膜及び多結
晶Ｓｉ膜のパターニングを行う。次に、これらのゲート
電極Ｇ１ 、Ｇ２ 及びワード線ＷＬをマスクとしてｐ
ウエル２中に例えばＰのようなｎ型不純物を低濃度にイ
オン注入する。次に、例えばレジストパターン（図示せ
ず）をマスクとしてｐウエル２の所定部分に例えばホウ
素（Ｂ）のようなｐ型不純物を高濃度にイオン注入して
例えばｐ＋ 型の拡散層１４を形成する。
【００１１】次に、ＣＶＤ法により全面に例えばＳｉＯ
２ 膜を形成した後、このＳｉＯ２ 膜を例えば反応性
イオンエッチング（ＲＩＥ）法により基板表面と垂直方
向にエッチングしてゲート電極Ｇ１ 、Ｇ２ 及びワー
ド線ＷＬの側壁にサイドウォールスペーサ９を形成する
。次に、次工程で行われるｎ型不純物の高濃度のイオン
注入の際にｐ＋型の拡散層１４にｎ型不純物がイオン注
入されないようにするためのレジストパターン１５をリ
ソグラフィーにより形成する。このレジストパターン１
５は、後述のＡｌ配線１３と平行な方向（ビット線と平
行な方向でもある）に例えばメモリセルアレイの最上部
から最下部まで延在し、かつｐ＋ 型の拡散層１４より
も少し広い幅を有する細長い形状を有する。
２ 膜を形成した後、このＳｉＯ２ 膜を例えば反応性
イオンエッチング（ＲＩＥ）法により基板表面と垂直方
向にエッチングしてゲート電極Ｇ１ 、Ｇ２ 及びワー
ド線ＷＬの側壁にサイドウォールスペーサ９を形成する
。次に、次工程で行われるｎ型不純物の高濃度のイオン
注入の際にｐ＋型の拡散層１４にｎ型不純物がイオン注
入されないようにするためのレジストパターン１５をリ
ソグラフィーにより形成する。このレジストパターン１
５は、後述のＡｌ配線１３と平行な方向（ビット線と平
行な方向でもある）に例えばメモリセルアレイの最上部
から最下部まで延在し、かつｐ＋ 型の拡散層１４より
も少し広い幅を有する細長い形状を有する。
【００１２】次に、これらのレジストパターン１５、サ
イドウォールスペーサ９、ゲート電極Ｇ１ 、Ｇ２ 及
びワード線ＷＬをマスクとしてｐウエル２中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。この
際、レジストパターン１５にもこのｎ型不純物が高濃度
にイオン注入される。次に、レジストパターン１５を剥
離する。この場合、上述のようにこのレジストパターン
１５は一方向に延在する細長い形状を有しており、その
面積は従来用いられていたレジストパターン１５（図２
）に比べてはるかに大きいため、その剥離を極めて容易
に完全に行うことができる。
イドウォールスペーサ９、ゲート電極Ｇ１ 、Ｇ２ 及
びワード線ＷＬをマスクとしてｐウエル２中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。この
際、レジストパターン１５にもこのｎ型不純物が高濃度
にイオン注入される。次に、レジストパターン１５を剥
離する。この場合、上述のようにこのレジストパターン
１５は一方向に延在する細長い形状を有しており、その
面積は従来用いられていたレジストパターン１５（図２
）に比べてはるかに大きいため、その剥離を極めて容易
に完全に行うことができる。
【００１３】次に、注入不純物の電気的活性化のための
熱処理を行う。これによって、サイドウォールスペーサ
９の下側の部分に低不純物濃度部ａを有する拡散層５、
６、７、８が形成される。次に、ＣＶＤ法により全面に
層間絶縁膜１０を形成する。次に、ＣＶＤ法により全面
に第２層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
に例えばＰのような不純物を高濃度にドープして低抵抗
化した後、この多結晶Ｓｉ膜を所定形状にパターニング
して電源電圧ＶＳＳ供給用の接地電源線１１を形成する
。次に、ＣＶＤ法により全面に層間絶縁膜１０を形成す
る。次に、ＣＶＤ法により全面に第３層目の多結晶Ｓｉ
膜を形成した後、この多結晶Ｓｉ膜のうち後に抵抗Ｒ１
、Ｒ２となる部分の表面を例えばレジストパターン（
図示せず）で覆い、このレジストパターンをマスクとし
てこの多結晶Ｓｉ膜中に例えばＰのような不純物を高濃
度にイオン注入する。この後、このレジストパターンを
剥離する。
熱処理を行う。これによって、サイドウォールスペーサ
９の下側の部分に低不純物濃度部ａを有する拡散層５、
６、７、８が形成される。次に、ＣＶＤ法により全面に
層間絶縁膜１０を形成する。次に、ＣＶＤ法により全面
に第２層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
に例えばＰのような不純物を高濃度にドープして低抵抗
化した後、この多結晶Ｓｉ膜を所定形状にパターニング
して電源電圧ＶＳＳ供給用の接地電源線１１を形成する
。次に、ＣＶＤ法により全面に層間絶縁膜１０を形成す
る。次に、ＣＶＤ法により全面に第３層目の多結晶Ｓｉ
膜を形成した後、この多結晶Ｓｉ膜のうち後に抵抗Ｒ１
、Ｒ２となる部分の表面を例えばレジストパターン（
図示せず）で覆い、このレジストパターンをマスクとし
てこの多結晶Ｓｉ膜中に例えばＰのような不純物を高濃
度にイオン注入する。この後、このレジストパターンを
剥離する。
【００１４】次に、この第３層目の多結晶Ｓｉ膜を所定
形状にパターニングして、不純物が高濃度にドープされ
た低抵抗の多結晶Ｓｉ膜から成る電源電圧ＶＤＤ供給用
の電源線１２と、これに接続されたノンドープの多結晶
Ｓｉ膜から成る抵抗Ｒ１ 、Ｒ２ とを形成する。この
後、レジストパターンを剥離する。次に、ＣＶＤ法によ
り全面に層間絶縁膜１０を形成する。次に、この層間絶
縁膜１０の所定部分をエッチング除去してコンタクトホ
ールＣ１ 、Ｃ２ を形成する。次に、例えばスパッタ
法により全面にＡｌ膜を形成した後、このＡｌ膜をエッ
チングにより所定形状にパターニングしてＡｌ配線１３
及びビット線（図示せず）を形成し、目的とする高抵抗
負荷型スタティックＲＡＭを完成させる。ここで、Ａｌ
配線１３はコンタクトホールＣ１ を通じてｐ＋ 型の
拡散層１４に接続され、これによってｐウエル２に電源
電圧ＶＳＳが供給される。
形状にパターニングして、不純物が高濃度にドープされ
た低抵抗の多結晶Ｓｉ膜から成る電源電圧ＶＤＤ供給用
の電源線１２と、これに接続されたノンドープの多結晶
Ｓｉ膜から成る抵抗Ｒ１ 、Ｒ２ とを形成する。この
後、レジストパターンを剥離する。次に、ＣＶＤ法によ
り全面に層間絶縁膜１０を形成する。次に、この層間絶
縁膜１０の所定部分をエッチング除去してコンタクトホ
ールＣ１ 、Ｃ２ を形成する。次に、例えばスパッタ
法により全面にＡｌ膜を形成した後、このＡｌ膜をエッ
チングにより所定形状にパターニングしてＡｌ配線１３
及びビット線（図示せず）を形成し、目的とする高抵抗
負荷型スタティックＲＡＭを完成させる。ここで、Ａｌ
配線１３はコンタクトホールＣ１ を通じてｐ＋ 型の
拡散層１４に接続され、これによってｐウエル２に電源
電圧ＶＳＳが供給される。
【００１５】以上のように、この実施例によれば、ｎ＋
型の拡散層５、６、７、８を形成するためのｎ型不純
物の高濃度のイオン注入の際にｐ＋ 型の拡散層１４に
ｎ型不純物がイオン注入されないようにするためのレジ
ストパターン１５は一方向に延在する細長い形状を有し
ているので、このイオン注入の際にｎ型不純物が高濃度
に注入されたレジストパターン１５を容易に完全に剥離
することができる。これによって、このｎ型不純物を高
濃度に含むレジストパターン１５が残存することによる
スタティックＲＡＭの信頼性の低下を防止することがで
きる。
型の拡散層５、６、７、８を形成するためのｎ型不純
物の高濃度のイオン注入の際にｐ＋ 型の拡散層１４に
ｎ型不純物がイオン注入されないようにするためのレジ
ストパターン１５は一方向に延在する細長い形状を有し
ているので、このイオン注入の際にｎ型不純物が高濃度
に注入されたレジストパターン１５を容易に完全に剥離
することができる。これによって、このｎ型不純物を高
濃度に含むレジストパターン１５が残存することによる
スタティックＲＡＭの信頼性の低下を防止することがで
きる。
【００１６】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例は、ｎ型Ｓｉ基板
１中に形成されたｐウエル２中にｐ＋ 型の拡散層１４
が形成され、このｐウエル２に電源電圧ＶＳＳを供給す
るためのＡｌ配線１３がこのｐ＋ 型の拡散層１４に接
続される場合についてのものであるが、この発明は、一
般に、第１導電型の半導体基板中に第１導電型の高不純
物濃度領域が第２導電型の高不純物濃度領域と隣接して
形成され、第１導電型の半導体基板に所定の電圧を供給
するための配線が第１導電型の高不純物濃度領域に接続
される全ての半導体装置の製造に適用することが可能で
ある。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例は、ｎ型Ｓｉ基板
１中に形成されたｐウエル２中にｐ＋ 型の拡散層１４
が形成され、このｐウエル２に電源電圧ＶＳＳを供給す
るためのＡｌ配線１３がこのｐ＋ 型の拡散層１４に接
続される場合についてのものであるが、この発明は、一
般に、第１導電型の半導体基板中に第１導電型の高不純
物濃度領域が第２導電型の高不純物濃度領域と隣接して
形成され、第１導電型の半導体基板に所定の電圧を供給
するための配線が第１導電型の高不純物濃度領域に接続
される全ての半導体装置の製造に適用することが可能で
ある。
【００１７】
【発明の効果】以上述べたように、この発明によれば、
第１導電型の半導体基板中に第１導電型の高不純物濃度
領域が第２導電型の高不純物濃度領域と隣接して形成さ
れ、第１導電型の半導体基板に所定の電圧を供給するた
めの配線が第１導電型の高不純物濃度領域に接続される
半導体装置を製造する場合において、第２導電型の高不
純物濃度領域を形成するための第２導電型の不純物のイ
オン注入の際に、第１導電型の高不純物濃度領域に第２
導電型の不純物がイオン注入されないようにするための
レジストパターンをその後に容易に完全に剥離すること
ができる。
第１導電型の半導体基板中に第１導電型の高不純物濃度
領域が第２導電型の高不純物濃度領域と隣接して形成さ
れ、第１導電型の半導体基板に所定の電圧を供給するた
めの配線が第１導電型の高不純物濃度領域に接続される
半導体装置を製造する場合において、第２導電型の高不
純物濃度領域を形成するための第２導電型の不純物のイ
オン注入の際に、第１導電型の高不純物濃度領域に第２
導電型の不純物がイオン注入されないようにするための
レジストパターンをその後に容易に完全に剥離すること
ができる。
【図１】この発明の一実施例による高抵抗負荷型スタテ
ィックＲＡＭを示す平面図である。
ィックＲＡＭを示す平面図である。
【図２】従来の高抵抗負荷型スタティックＲＡＭの製造
方法の問題点を説明するための平面図である。
方法の問題点を説明するための平面図である。
【図３】図２の３−３線に沿っての断面図である。
【図４】高抵抗負荷型スタティックＲＡＭのメモリセル
の等価回路を示す回路図である。
の等価回路を示す回路図である。
１ ｎ型Ｓｉ基板
２ ｐウエル
５ ｎ＋ 型の拡散層
６ ｎ＋ 型の拡散層
７ ｎ＋ 型の拡散層
８ ｎ＋ 型の拡散層
１３ Ａｌ配線
１４ ｐ＋ 型の拡散層
１５ レジストパターン
Ｑ１ ドライバトランジスタ
Ｑ２ ドライバトランジスタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｑ３ アクセストランジスタ
Ｑ４ アクセストランジスタ
Claims (1)
- 【請求項１】 第１導電型の半導体基板中に第１
導電型の高不純物濃度領域が第２導電型の高不純物濃度
領域と隣接して形成され、上記第１導電型の半導体基板
に所定の電圧を供給するための配線が上記第１導電型の
高不純物濃度領域に接続される半導体装置の製造方法に
おいて、上記第１導電型の高不純物濃度領域を形成した
後、上記第１導電型の高不純物濃度領域を覆う一方向に
延在するレジストパターンを形成し、上記レジストパタ
ーンをマスクとして上記第１導電型の半導体基板中に第
２導電型の不純物をイオン注入することにより上記第２
導電型の高不純物濃度領域を形成するようにしたことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053423A JPH04269864A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053423A JPH04269864A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04269864A true JPH04269864A (ja) | 1992-09-25 |
Family
ID=12942431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053423A Pending JPH04269864A (ja) | 1991-02-25 | 1991-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04269864A (ja) |
-
1991
- 1991-02-25 JP JP3053423A patent/JPH04269864A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5754467A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| KR100240535B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPS5910581B2 (ja) | 半導体装置の製造方法 | |
| US6812534B2 (en) | Static semiconductor memory device | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| US6690071B2 (en) | Semiconductor device using junction leak current | |
| US5323046A (en) | Semiconductor device and method for producing semiconductor device | |
| US5893737A (en) | Method for manufacturing semiconductor memory device | |
| JP3981798B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100573276B1 (ko) | 에스램 소자 및 그 제조방법 | |
| JP3039432B2 (ja) | 半導体装置の製造方法 | |
| JP3536469B2 (ja) | 半導体装置の製造方法 | |
| JP2959129B2 (ja) | Ｓｒａｍ装置およびその製造方法 | |
| JPH04269864A (ja) | 半導体装置の製造方法 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JPWO1997005652A1 (ja) | Ｓｒａｍ装置およびその製造方法 | |
| JPS62263668A (ja) | 半導体集積回路装置 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| US20050263820A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| KR960015786B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH0415951A (ja) | 半導体メモリ | |
| KR100333693B1 (ko) | 고저항부하형에스램셀제조방법 | |
| KR19990006808A (ko) | 고저항 소자를 갖는 반도체 장치 및 그 제조 방법 | |
| JPH05299608A (ja) | 半導体装置 |