JPH04270979A - プログラマブル論理素子及びその試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体集積回
路素子に関するもので、もう少し詳しくいえば、プログ
ラマブル論理素子で用いられる試験回路に関するもので
ある。

【０００２】

【従来の技術】プログラマブル論理素子は、エレクトロ
ニクス産業界において著しく普及してきている。これら
プログラマブル論理素子は、購入者によって簡単にプロ
グラムされることができ、簡単な論理機能から、電子シ
ステムに包含されるための適度に複雑な論理機能まで多
くの異なる論理機能を実行する。プログラマブル論理素
子は一度だけプログラム可能であるか、又はユーザーに
よって再プログラム可能にされている。プログラマブル
論理素子の１つの型は、論理機能を実行するプログラム
可能なアンド／オアアレイを利用している。入力信号及
びその相補信号は列入力としてアンド／オアアレイへ入
力され、積項がアンド／オアアレイから出力信号として
発生される。アンド／オアアレイは、典型的にはマトリ
クスとして提供されていて、論理機能を定義するために
種々の列入力線と積項線との間で様々な接続がなされて
いる。アンド／オアアレイへの入力信号の供給及び積項
出力信号の処理は周知である。

【０００３】上述した代表的な型のプログラマブル論理
素子は、例えば、２２個入力端子をもち、従って４４列
がアンド／オアアレイに備えられている。そのような代
表的なプログラマブル論理素子は、例えば、１３２個積
項端子をもつことができる。周知のように、アンド／オ
アアレイ内の各クロスポイントのプログラミングを記述
しているビットマップは、ＪＥＤＥＣビットマップとい
われ、プログラマブル論理素子のプログラミングのため
のデータを提供するために生成されている。ビットマッ
プからのデータは、列をプログラムするために、プログ
ラマブル論理素子へ一度に１列づつシフトされる。その
ような目的のためにシリアルシフトレジスタがプログラ
マブル論理素子上に備えられている。

【０００４】再プログラム可能なプログラマブル論理素
子の試験中に、アンド／オアアレイにおけるすべてのメ
モリ素子が正しく機能していることを保証するために、
製造者が幾つかの試験パターンをプログラマブル論理素
子に書き込むことが望ましい。これら試験パターンは代
表的には、全て１、全て０、縦じま状に交替する１と０
及びチェッカー盤状に交替する１と０を含んでいる。典
型的には、真のあるいは反転されたチェッカー盤状の及
び縦じま状の試験パターンが生成され、プログラマブル
論理素子を試験するために使われる６つの基本試験パタ
ーンが与えられている。これら基本試験パターンの書き
込み速度を速くするために、アンド／アオアアレイ内で
１列おきに列（これらは代表的には偶数列又は奇数列と
いわれる）を同時に選択し、これら選択された列のそれ
ぞれに同じデータを同時に書き込むことは周知である。

【０００５】

【発明が解決しようとする課題】多くの異なる半導体集
積回路技術は、そのようなプログラマブル論理素子のア
ンド／オアアレイ内にメモリ素子を備えるために用いら
れている。通常、様々な型のＥＰＲＯＭやＥＥＰＲＯＭ
セルが用いられている。ＳＲＡＭ式素子は、その速度の
速さととプログラミングの簡単さから普及してきている
。ＳＲＡＭ式素子を除けば、プログラマブル論理素子の
プログラミングには、何百ミリ秒（ｍｓ）にもなる比較
的長い時間がかかる。ＳＲＡＭ以外の技術を用いて、プ
ログラマブル論理素子に入出力するプログラミングビッ
トマップを直列にシフトするためにかかる時間は、典型
的には、何百マイクロ秒（μｓ）であり、プログラミン
グ時間の中の僅かである。しかし、ＳＲＡＭ式素子のた
めのプログラミング時間は典型的には数百ナノ秒（ｎｓ
）であり、プログラマブル論理素子に入出力するデータ
をシフトするために必要な何百マイクロ秒（μｓ）がプ
ログラミング時間を支配する。

【０００６】プログラムデータを蓄積するためにＳＲＡ
Ｍ技術を用い、そのチップのために必要とされるプログ
ラミング時間を最小にするようなプログラマブル論理素
子を提供することが望ましい。そのような技術が、試験
データをプログラマブル論理素子にプログラムするため
に必要な時間とほぼ同じである全プログラミング時間を
提供し、プログラマブル論理素子に入出力するプログラ
ミングデータをシフトするために必要な時間をなくすこ
とが望ましい。

【０００７】この発明の目的は、改善された試験特色を
もつプログラマブル論理素子を提供することである。ま
た、この発明の目的は、代表的な基本試験パターンを用
いてアンド／オアアレイの試験時間を減少させたような
プログラマブル論理素子を提供することである。さらに
、この発明の目的は、試験パターンを生成するための回
路をチップ上に備え、試験のためにプログラマブル論理
素子に試験データをシフトさせる必要性をなくすことで
ある。

【０００８】

【課題を解決するための手段】したがって、この発明に
よれば、プログラマブル論理素子に入力されるプログラ
ミングデータ及び試験データをシフトするために用いら
れたシフトレジスタは、プログラミングデータ及び試験
データの各ビットが直接にセットあるいはリセットされ
ることができるように変更される。制御信号は、必要な
試験パターンを直接にシフトレジスタに配置するために
用いられることができる。シフトレジスタと並列なメモ
リ、及び対応する論理回路が、プログラマブル論理素子
からのどんな出力データもシフトすることなくアンド／
オアアレイにデータが正確に書き込まれたかどうかを試
験するための手段を提供する。

【０００９】

【実施例】この発明の新規な特徴点は、特許請求の範囲
に開示されている。しかしながら、この発明自体は、好
適な使用形態、さらには他の目的および利点と同様に、
添付図面とともに読むときに実施例についての以下の詳
細な説明から理解されるであろう。図１について説明す
ると、周知のように、アンド／オアアレイ１０はプログ
ラマブル論理素子の一部として備えられている。アンド
／オアアレイ１０は、好ましくはプログラミング情報を
蓄積するためにＳＲＡＭセルを用いる。アンド／オアア
レイ１０とともに用いられるのに適したＳＲＡＭセルの
１例は、同日出願した特願平３−　　　　号『　　　　
　　』に詳細に記述され、ここでは、それを参考にして
示されている。

【００１０】列ドライバ１２はアンド／オアアレイ１０
に入力データを出力し、出力信号が出力ドライバ１４に
よって発生される。シフトレジスタ１６は、アンド／オ
アアレイ１０に接続され、プログラミングされた時にア
ンド／オアアレイ１０に書き込むためにプログラミング
データをプログラマブル論理素子へシフトするのに用い
られている。 シフトレジスタ１６は、アンド／オアアレイ１０にある
積項と同数のビットをもつ。このため、例えば、アンド
／オアアレイ１０が１３２の積項をもっていれば、シフ
トレジスタ１６も１３２ビットをもつ。シフトレジスタ
１６は、プログラマブル論理素子内の列数に関係なく、
アンド／オアアレイ１０の全ての列をプログラムするた
めに用いられる。 シフトレジスタ１６のビットは４本の制御信号１８によ
って直接に制御される。この点は図２について説明する
。

【００１１】１ビット幅のＲＡＭ２０はシフトレジスタ
１６と並列に接続されている。ＲＡＭ２０は、ここでは
“シャドーＲＡＭ”（ｓｈａｄｏｗ　ＲＡＭ）ともいわ
れる。シャドーＲＡＭ２０はシフトレジスタ１６の各ビ
ットに対して１ビットをもつ。試験論理回路２２は、シ
ャドーＲＡＭ２０及びシフトレジスタ１６に接続され、
後述するように一致信号を発生するために用いられてい
る。

【００１２】シフトレジスタ１６は、典型的には周知の
方法でプログラマブル論理素子をプログラムするときに
用いられる。シャドーＲＡＭ２０及び試験論理回路２２
は、同日出願した特願平−　　　　号の『　　　　　　
』に記述されているように、その出願の中で示されてい
るような入力バッファを自動的に使用不能にする信号を
発生するために用いられている。また、シャドーＲＡＭ
２０及び試験論理回路２２は、そこで記述された試験機
能に用いられるとだけ記述されている。

【００１３】アンド／オアアレイ１０を試験してそのプ
ログラム可能な全ての素子が正しく機能することを保証
するために、制御信号１８がシフトレジスタ１６に所望
のパターンを直接に書き込むために用いられている。こ
れらパターンは、アンド／オアアレイ１０にプログラム
され、蓄積信号（ＳＡＶＥ　ｓｉｇｎａｌ）２４の制御
にしたがってシャドーＲＡＭ２０に書き込まれる。そし
て、試験データはシフトレジスタ１６に一度に一列に読
み戻され、シャドーＲＡＭ２０に蓄積されたデータと比
較される。アンド／オアアレイ１０からの読み出しデー
タがシャドーＲＡＭ２０に蓄積されたデータと同じであ
るときに、試験論理回路２２は一致信号を発生する。ア
ンド／オアアレイ１０において、１ビットが機能してい
なければ、そのビットを含んでいる列は一致信号を発生
せず、プログラマブル論理素子は欠陥があるということ
が示される。

【００１４】図２はシフトレジスタ１６、シャドーＲＡ
Ｍ２０及び試験論理回路２２の一部を詳細に示している
。４つのシフトレジスタセル２６、２８、３０及び３２
だけが示されているが、図２に示されている回路は図１
に示された全体的なプログラマブル論理素子に拡張され
る。各シフトレジスタセル２６、２８、３０及び３２は
、セット入力端子３４及びリセット入力端子３６をもっ
ている。各シフトレジスタセル２６〜３２は、アンド／
オアアレイ１０にデータを書き込むための出力端子３８
及びアンド／オアアレイ１０からデータを読み出すため
の出力端子４０ももっている。入力端子３８及び出力端
子４０は周知のように機能する。

【００１５】各シフトレジスタセル２６、２８、３０及
び３２は、シャドーＲＡＭ２０にデータを書き込むため
の出力端子４２ももっている。シャドーＲＡＭ２０は、
シフトレジスタセル２６、２８、３０及び３２にそれぞ
れ対応する１ビットのシャドーＲＡＭセル４４、４６、
４８及び５０をもっている。各シャドーＲＡＭセル４４
、４６、４８及び５０の蓄積入力端子５２は、蓄積信号
が入力されるときにのみ、シャドーＲＡＭセル４４、４
６、４８及び５０をゲートして対応するシフトレジスタ
セル２６、２８、３０及び３２からの出力信号を禁止す
るために用いられている。

【００１６】試験論理回路２２は、各シャドーＲＡＭセ
ル４４、４６、４８及び５０に対応する排他的論理ノア
ゲート５４、５６、５８及び６０を含む。全ての排他的
論理ノアゲート５４、５６、５８及び６０の出力端子は
一致信号を生じるアンドゲート６２に接続されている。 各排他的論理ノアゲート５４、５６、５８及び６０の一
方の入力端子は対応するシャドーＲＡＭセル４４、４６
、４８及び５０の出力端子に接続され、他方の入力端子
は対応するシフトレジスタセル２６、２８、３０及び３
２の出力端子に接続されている。周知のように、試験論
理回路２２内で用いられている特定の論理ゲートは、同
じ機能を実行する異なるゲートに変えられてもよい。

【００１７】アンド／オアアレイ１０の交替する行ある
いは積項は、偶数行あるいは奇数行といわれているであ
ろう。図２に示されているシフトレジスタ１６部分にお
いて、シフトレジスタセル２６及び３０は偶数番目の行
に接続され、シフトレジスタセル２８及び３２は奇数番
目の行に接続されている。入力される４本の制御信号１
８はセット偶数信号、セット奇数信号、リセット偶数信
号及びリセット奇数信号である。図示されているように
、セット偶数信号が入力されると、それは全ての偶数番
目のシフトレジスタセル２６及び３０を論理１にセット
する。リセット偶数信号が入力されると、それは偶数番
目のシフトレジスタセル２６及び３０を論理０にリセッ
トし、リセット奇数信号は奇数番目のシフトレジスタセ
ル２８及び３０について同じ機能を実行する。

【００１８】アンド／オアアレイ１０の機能を試験する
ために、上述した６つの基本試験パターンが制御信号１
８を用いてシフトレジスタ１６に直接に書き込まれる。 アンド／オアアレイ１０に全て論理１を書き込むために
、セット偶数信号及びセット奇数信号が入力され、シフ
トレジスタ１６の全てのシフトレジスタセル２６、２８
、３０及び３２を１にセットする。アンド／オアアレイ
１０に全て０を書き込むために、リセット偶数信号及び
リセット奇数信号が入力され、シフトレジスタ１６の全
てのシフトレジスタセル２６、２８、３０及び３２に０
を書き込む。そして、シフトレジスタ１６に書き込まれ
たデータは、周知のように、アンド／オアアレイ１０に
書き込まれる。

【００１９】縦じま状に交替する１と０の試験パターン
をアンド／オアアレイ１０に書き込むためには、シフト
レジスタ１６は上記のようにして全て１あるいは全て０
にセットされて、アンド／オアアレイ１０の１列おきに
書き込まれる。それから、他の値が残りの列に書き込ま
れる。 チェッカー盤状に交替する１と０の試験パターンをアン
ド／オアアレイ１０に書き込むためには、セット偶数信
号及びリセット奇数信号が入力され、交替する１と０が
シフトレジスタ１６の半分の列に書き込まれる。残りの
半分の列のデータを生じるために、セット奇数信号及び
リセット偶数信号が同時に入力される。

【００２０】アンド／オアアレイ１０の列は全ての偶数
番目の列あるいは全ての奇数番目の列に同時に書き込み
を行うために典型的には試験中に操作されるので、アン
ド／オアアレイ１０を完全にプログラムするには２書き
込みサイクルだけが必要である。したがって、シフトレ
ジスタ１６の２つのセット／リセットサイクル及びアン
ド／オアアレイ１０の２つの書き込みサイクルのために
要する時間に、１つの試験パターンが制御信号１８を用
いてアンド／オアアレイ１０に書き込まれる。このこと
は、ＳＲＡＭ式素子において数百ナノ秒（ｎｓ）だけで
実行される。

【００２１】従来技術において、試験パターンがアンド
／オアアレイ１０に書き込まれた後に、プログラムされ
た各行をシフトレジスタ１６に読み戻し、各ビットが正
確に書き込まれたかどうかを調べるためにプログラマブ
ル論理素子からそれらをシフトさせることが必要である
。総試験時間を最小にするためには、各列の全てのビッ
トが正確にプログラムされたかどうかを調べるための回
路をチップ上に備えることが必要である。この機能は、
シャドーＲＡＭ２０及び試験論理回路２２によって実行
される。

【００２２】各シャドーＲＡＭセル４４、４６、４８及
び５０の出力がそれぞれに対応するシフトレジスタセル
２６、２８、３０及び３２の出力と一致するとき、それ
ぞれに対応する排他的論理ノアゲート５４、５６、５８
及び６０の出力は論理１である。全ての排他的論理ノア
ゲート５４、５６、５８及び６０の出力が論理１である
とき、アンドゲート６２の出力も論理１である。このよ
うに、シャドーＲＡＭ２０におけるビットパターンがシ
フトレジスタ１６におけるビットパターンと確実に同じ
であるとき、一致信号は論理１である。 １ビット以上異なっていれば、一致信号は論理０である
。

【００２３】プログラマブル論理素子のプログラミング
を確かめるために、アンド／オアアレイ１０がプログラ
ムされた後に、アンド／オアアレイ１０の奇数列あるい
は偶数列のどちらか一方のビットパターンが上述したよ
うにしてシフトレジスタ１６に入力される。蓄積信号２
４は、そのようなビットパターンをシャドーＲＡＭ２０
に複写するために入力される。そして、そのビットパタ
ーンを含んでいると考えられるアンド／オアアレイ１０
の列がシフトレジスタ１６に一度に読み出される。その
列のデータがそこに存在すると考えられているデータと
一致するとき、その列のプログラミングが正しかったこ
とを示し、一致信号は論理１であるだろう。この過程は
アンド／オアアレイ１０の各列毎に繰り返され、全ての
列が一致信号を発生したら、そのときには、試験パター
ンはアンド／オアアレイ１０に正しく書き込まれている
。

【００２４】全て１あるいは全て０の試験パターンを書
き込むためには、１つの試験パターンのみがシャドーＲ
ＡＭ２０に書き込まれる必要がある。このとき、アンド
／オアアレイ１０の各列は、シャドーＲＡＭ２０の各列
と逐次的に比較される。縦じま状にあるいはチェッカー
盤状に交替する１と０の試験パターンがアンド／オアア
レイ１０に書き込まれるとき、シャドーＲＡＭ２０は２
つの異なる試験値がロードされなければならない。１つ
の試験値はアンド／オアアレイ１０の奇数番目の列のた
めのものであり、もう１つの試験値はアンド／オアアレ
イ１０の偶数番目の列のためのものである。シャドーＲ
ＡＭ２０はアンド／オアアレイ１０の偶数番目の列のた
めのパターンが一旦書き込まれたら、アンド／オアアレ
イ１０の全ての偶数番目の列と逐次的に比較される。次
に、奇数番目の列のためのパターンが書き込まれて、ア
ンド／オアアレイ１０の全ての奇数番目の列と逐次的に
比較される。

【００２５】アンドゲート６２の出力端子は、チップ外
の試験中のプログラマブル論理素子による読み出しのた
めの端子に接続されるか、又はアンド／オアアレイ１０
の全てのビットが全ての試験に合格したかどうかを決定
するために内部で用いられる。後者の場合には、テスタ
ーによる確認のために、１つのビットが試験サイクルの
終わりか又は各試験パターンの終わりに出力される。所
望ならば、シャドーＲＡＭ２０は削除されることができ
、シフトレジスタ１６に蓄積されたパターンの内容は、
アンド／オアアレイ１０から読み出された値と直接に比
較されることができ、試験論理回路２２に出力される。

【００２６】この発明は、好適な実施例を図示して詳し
く説明したが、この発明の精神と範囲から外れることな
くその形状や細部を種々変更できることは、当業者にと
って理解されるところである。

【００２７】

【発明の効果】試験パターンが書き込まれた後に、アン
ド／オアアレイ１０の各列の試験は数ナノ秒（ｎｓ）し
かかからないので、プログラマブル論理素子全体は、６
つの全ての基本試験パターンを数マイクロ秒（μｓ）で
試験することができる。このことは、プログラマブル論
理素子から入出力される試験データ及び確認データを単
にシフトさせるために典型的に数百マイクロ秒を必要と
する従来例よりもかなりの時間を節約する。ＳＲＡＭセ
ルは非常に速く書き込みが行われるので、プログラマブ
ル論理素子の全試験時間は非常に減らされ、試験のスル
ープットを増し、試験のためのコストを減少させる。

【図面の簡単な説明】

【図１】この発明によるプログラマブル論理素子の一部
ブロック図である。

【図２】この発明によるシフトレジスタ及び関連回路の
一部概略図である。

【符号の説明】

１０　　アンド／オアアレイ １６　　シフトレジスタ ２０　　ＲＡＭ ２２　　試験論理回路 ５４、５６、５８、６０　　排他的論理ノアゲート６２
　　アンドゲート

Claims (11)

【特許請求の範囲】
1. 【請求項１】　　列及び行に整列されている多数のプロ
   グラム可能な素子をもつメモリアレイ、上記メモリアレ
   イからの読み出しデータ、上記メモリアレイへの書き込
   みデータを保持するレジスタ、並びに、上記メモリアレ
   イに書き込む試験パターンを発生するために上記レジス
   タに選択されたデータを設定するための手段を備えたプ
   ログラマブル論理素子。
2. 【請求項２】　　上記レジスタはシフトレジスタであっ
   て、このシフトレジスタは、論理機能を定義するために
   上記メモリアレイをプログラミングするためのデータを
   プログラマブル論理素子へシフトするためにも用いられ
   る請求項１のプログラマブル論理素子。
3. 【請求項３】　　上記レジスタの交替ビットが奇数ビッ
   ト及び偶数ビットとして指定され、全ての奇数ビットが
   同時にセット、リセットされて試験パターンを発生し、
   全ての偶数ビットが同時にセット、リセットされて試験
   パターンを発生する請求項１のプログラマブル論理素子
   。
4. 【請求項４】　　上記レジスタに並列に接続され、上記
   レジスタの内容が書き込まれるメモリ、及び、上記メモ
   リ及び上記レジスタに接続され、これらに蓄積されたデ
   ータを比較し、上記メモリに蓄積されたデータが上記レ
   ジスタの内容と全く同じであるときに一致を示す出力信
   号を発生する試験論理回路を更に備えた請求項１のプロ
   グラマブル論理素子。
5. 【請求項５】　　プログラム可能なメモリアレイ、上記
   メモリアレイからの読み出しデータ、上記メモリアレイ
   への書き込みデータを保持するレジスタ、上記レジスタ
   に並列に接続され、上記レジスタの内容が書き込まれる
   メモリ、及び、上記メモリ及び上記レジスタに接続され
   、これらに蓄積されたデータを比較し、上記メモリに蓄
   積されたデータが上記レジスタの内容と全く同じである
   ときに一致を示す出力信号を発生する試験論理回路、及
   び、上記メモリアレイの選択された列を上記レジスタに
   逐次読み出させるための制御手段を備え、上記メモリに
   蓄積された試験データが上記選択された各列と比較され
   て上記メモリアレイのプログラミングを確認するプログ
   ラマブル論理素子。
6. 【請求項６】　　上記レジスタは、論理機能を定義する
   ために上記メモリアレイをプログラミングするためのデ
   ータをプログラマブル論理素子へシフトするためにも用
   いられるシフトレジスタである請求項５のプログラマブ
   ル論理素子。
7. 【請求項７】　　上記試験論理回路は、多数のノアゲー
   トであって、その各々が上記メモリの１ビットに接続さ
   れた一方の入力端子及び上記レジスタの１ビットに接続
   された他方の入力端子を持つ上記排他的ノアゲート、並
   びに、全ての上記排他的ノアゲートの出力の論理積であ
   る出力信号を発生するための手段を備えた請求項５のプ
   ログラマブル論理素子。
8. 【請求項８】　　上記メモリは、上記レジスタに蓄積さ
   れたデータを蓄積信号の印加時にラッチする請求項５の
   プログラマブル論理素子。
9. 【請求項９】　　プログラム可能なメモリアレイのため
   の試験パターンを形成するのに使用できるビットパター
   ンをプログラマブル論理素子に発生するステップ、発生
   したビットパターンから形成された上記試験パターンを
   上記メモリアレイに書き込むステップ、上記試験パター
   ンが上記メモリアレイに正確に書き込まれたことを上記
   プログラマブル論理素子上の回路によって確認するステ
   ップ、及び、上記試験パターンが正確に書き込まれたか
   どうかを示す信号を発生するステップを含むプログラマ
   ブル論理素子の試験方法。
10. 【請求項１０】　　ビットパターンは上記メモリアレイ
    に接続されたシフトレジスタ内で発生される請求項９の
    プログラマブル論理素子の試験方法。
11. 【請求項１１】　　内部でビットパターンを発生するシ
    フトレジスタは、プログラミングデータを上記メモリア
    レイにロードするためにも用いられる請求項１０のプロ
    グラマブル論理素子の試験方法。