JPH04271100A - 集積半導体メモリ - Google Patents
集積半導体メモリInfo
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- JPH04271100A JPH04271100A JP3154005A JP15400591A JPH04271100A JP H04271100 A JPH04271100 A JP H04271100A JP 3154005 A JP3154005 A JP 3154005A JP 15400591 A JP15400591 A JP 15400591A JP H04271100 A JPH04271100 A JP H04271100A
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- semiconductor memory
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- memory
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- 239000004065 semiconductor Substances 0.000 title claims description 45
- 230000015654 memory Effects 0.000 claims abstract description 35
- 238000007689 inspection Methods 0.000 claims abstract description 4
- 230000006870 function Effects 0.000 claims abstract 3
- 238000012360 testing method Methods 0.000 claims description 33
- 230000007704 transition Effects 0.000 claims 1
- 230000002950 deficient Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は請求項１の前文による集
積半導体メモリに関する。
積半導体メモリに関する。
【０００２】
【従来の技術】雑誌“マイクロエレクトロニクス”、第
４巻（１９９０）、第１号、第１２〜３１頁に種々の半
導体メモリ形式のブロック回路図が示されている（第１
３／１５頁：ビデオＲＡＭＳ、第１８／２０頁：ＳＲＡ
Ｍ、第２８頁：ＤＲＡＭ）。半導体メモリは、ここに見
られるように、セル領域、ビット‐ワード線デコーダ、
クロック発生器などのような複数の機能ブロックに分割
されている。これらの機能ブロックの各々はさらにより
小さいユニットに分割され得る。高い集積密度の半導体
メモリのなかにはさらにたいてい、メモリセルの有効か
つ迅速な検査を可能にすべき検査ユニットが設けられて
いる。
４巻（１９９０）、第１号、第１２〜３１頁に種々の半
導体メモリ形式のブロック回路図が示されている（第１
３／１５頁：ビデオＲＡＭＳ、第１８／２０頁：ＳＲＡ
Ｍ、第２８頁：ＤＲＡＭ）。半導体メモリは、ここに見
られるように、セル領域、ビット‐ワード線デコーダ、
クロック発生器などのような複数の機能ブロックに分割
されている。これらの機能ブロックの各々はさらにより
小さいユニットに分割され得る。高い集積密度の半導体
メモリのなかにはさらにたいてい、メモリセルの有効か
つ迅速な検査を可能にすべき検査ユニットが設けられて
いる。
【０００３】半導体メモリのより高い集積の進行に伴い
、メモリ容量だけでなく周辺の機能ユニットの複雑さも
増大する。すなわちたとえば半導体メモリの種々の編成
形態と動作形式との間の選択が行われる。新しい各動作
形式に対して場合によってはメモリ全体が、すなわちす
べてのメモリセルが検査されなければならない。個々の
機能ユニットの意図される検査は現在の半導体メモリの
なかでは不可能である。個々の機能ユニットが申し分な
く動作していないと、または完全に故障していると、メ
モリセルの検査を介してたとえば適当な解釈により故障
した機能ユニットの帰納的推定がされなければならない
。しばしばこれは困難を伴ってのみ可能であり、または
誤った推定に通ずる。半導体メモリの開発段階でも、開
発時間を短縮するために、個々の機能ユニットを意図に
従って検査することは非常に有利であろう。最近は、先
ず半導体メモリの最も重要な機能ユニットが検査され、
次いでたいていより簡単な検査で機能ユニットの共同作
用が検査されるならば、半導体メモリの検査および解析
時間がかなりの度合いで短縮され得る。
、メモリ容量だけでなく周辺の機能ユニットの複雑さも
増大する。すなわちたとえば半導体メモリの種々の編成
形態と動作形式との間の選択が行われる。新しい各動作
形式に対して場合によってはメモリ全体が、すなわちす
べてのメモリセルが検査されなければならない。個々の
機能ユニットの意図される検査は現在の半導体メモリの
なかでは不可能である。個々の機能ユニットが申し分な
く動作していないと、または完全に故障していると、メ
モリセルの検査を介してたとえば適当な解釈により故障
した機能ユニットの帰納的推定がされなければならない
。しばしばこれは困難を伴ってのみ可能であり、または
誤った推定に通ずる。半導体メモリの開発段階でも、開
発時間を短縮するために、個々の機能ユニットを意図に
従って検査することは非常に有利であろう。最近は、先
ず半導体メモリの最も重要な機能ユニットが検査され、
次いでたいていより簡単な検査で機能ユニットの共同作
用が検査されるならば、半導体メモリの検査および解析
時間がかなりの度合いで短縮され得る。
【０００４】本発明の課題は、半導体メモリの個々の機
能ユニットを意図に従って検査することを可能にする集
積半導体メモリを提供することである。
能ユニットを意図に従って検査することを可能にする集
積半導体メモリを提供することである。
【０００５】この課題は請求項１の特徴により解決され
る。
る。
【０００６】本発明の実施例は請求項２以下の対象であ
る。
る。
【０００７】
【実施例】以下、３つの図面により本発明を一層詳細に
説明する。図１に示されている一部分では、半導体メモ
リの本発明にとって重要でない範囲は、図面を見易すく
するために、省略されている。すなわち図１中のブロッ
ク１は接続端子の範囲の概要を示している。これらの端
子１はｍ本の線から成るバス２と接続されている。本発
明による半導体メモリは追加的にマルチプレクサ３を有
する。バス２はそれぞれ複数のマルチプレクサ３の出力
端と接続されている。このようなマルチプレクサ３は図
書“半導体回路技術”、ウー．ティーツェ（Ｕ．Ｔｉｅ
ｔｚｅ） およびツェーハー． シェンク（Ｃｈ．Ｓｃ
ｈｅｎｋ） 著、第８版（１９８６）、第２２４頁から
知られており、またスイッチングすべき信号に応じて一
方向または双方向の信号伝送を保証し得る。これは、図
１中に示されているように、たとえばドライバ段４を介
して行われ得る。マルチプレクサ３は制御入力端５を介
して、図示されていない検査ユニットにより制御される
。マルチプレクサ３の入力端は一方ではメモリ動作に対
して必要な信号線と、また半導体メモリの内部信号線の
種々の検査動作のために必要な内部節点と接続されてい
る。
説明する。図１に示されている一部分では、半導体メモ
リの本発明にとって重要でない範囲は、図面を見易すく
するために、省略されている。すなわち図１中のブロッ
ク１は接続端子の範囲の概要を示している。これらの端
子１はｍ本の線から成るバス２と接続されている。本発
明による半導体メモリは追加的にマルチプレクサ３を有
する。バス２はそれぞれ複数のマルチプレクサ３の出力
端と接続されている。このようなマルチプレクサ３は図
書“半導体回路技術”、ウー．ティーツェ（Ｕ．Ｔｉｅ
ｔｚｅ） およびツェーハー． シェンク（Ｃｈ．Ｓｃ
ｈｅｎｋ） 著、第８版（１９８６）、第２２４頁から
知られており、またスイッチングすべき信号に応じて一
方向または双方向の信号伝送を保証し得る。これは、図
１中に示されているように、たとえばドライバ段４を介
して行われ得る。マルチプレクサ３は制御入力端５を介
して、図示されていない検査ユニットにより制御される
。マルチプレクサ３の入力端は一方ではメモリ動作に対
して必要な信号線と、また半導体メモリの内部信号線の
種々の検査動作のために必要な内部節点と接続されてい
る。
【０００８】メモリ動作形式ではマルチプレクサ３はメ
モリ動作に対して必要な信号線をバス２と接続する。こ
のバス２はメモリ動作に対して必要な信号を端子１に導
く。半導体メモリはいま通常のメモリモジュールのよう
に挙動する。検査動作形式への切換は、ＪＥＤＥＣ標準
に従って、「書込みイネーブルおよびＣＡＳ‐ビフォア
‐ＲＡＳサイクル」（Ｗｒｉｔｅ−ｅｎａｂｌｅ ａｎ
ｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ−ｃｙｃｌｅ）によ
り有利に行われる。しかし、検査動作形式への切換は、
特定の信号レベルが追加的なパッドに与えられることに
よっても行われ得る。検査ユニットはこの信号レベルを
認識し、また半導体メモリを検査動作形式に切換える。 この切換サイクルの間に検査ユニットは、ｋ個のアドレ
ス端子に与えられた、半導体メモリを特定の検査動作形
式に切換えることを報知するコード語を認識する。半導
体メモリの別のｅ個のアドレス入力端を介して、検査さ
れるべき機能モジュールを選択する追加的なコード語が
与えられる。１６Ｍメモリの場合、検査動作形式に対す
るコード語はアドレスピンＡ０ないしＡ７に与えられる
。アドレスピンＡ８ないしＡ１１に与えられている別の
コード語によりいま最大１６の種々の機能ユニットが選
択され得る。検査されるべき機能ユニットが、存在して
いるデータ端子よりも多くの信号を発生すべきであった
ならば、サブ機能ユニットへの分割が必要である。これ
はたとえば、検査動作形式への切換の際に半導体メモリ
のデータ入力端に与えられる第３のコード語を介して行
われ得る。切換サイクルの後に半導体メモリは、機能ユ
ニットの検査されるべき入力または出力信号がたとえば
半導体メモリのデータ線に与えられていることを相違点
として、メモリ動作形式の場合のように挙動する。こう
して内部状態の制御可能性および観測可能性が包括的に
保証される。正常動作への復帰は検査動作形式への切換
に相応する特別なサイクルを必要とする。このために、
しかしながら、アドレスピンＡ０ないしＡ７に与えられ
る第１の特別なコード語のみが必要である。しかし、代
替的に、正常動作への自動的な復帰も行われ得よう。こ
れはたとえば予め定められた数の動作サイクルの後に保
証され得よう。
モリ動作に対して必要な信号線をバス２と接続する。こ
のバス２はメモリ動作に対して必要な信号を端子１に導
く。半導体メモリはいま通常のメモリモジュールのよう
に挙動する。検査動作形式への切換は、ＪＥＤＥＣ標準
に従って、「書込みイネーブルおよびＣＡＳ‐ビフォア
‐ＲＡＳサイクル」（Ｗｒｉｔｅ−ｅｎａｂｌｅ ａｎ
ｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ−ｃｙｃｌｅ）によ
り有利に行われる。しかし、検査動作形式への切換は、
特定の信号レベルが追加的なパッドに与えられることに
よっても行われ得る。検査ユニットはこの信号レベルを
認識し、また半導体メモリを検査動作形式に切換える。 この切換サイクルの間に検査ユニットは、ｋ個のアドレ
ス端子に与えられた、半導体メモリを特定の検査動作形
式に切換えることを報知するコード語を認識する。半導
体メモリの別のｅ個のアドレス入力端を介して、検査さ
れるべき機能モジュールを選択する追加的なコード語が
与えられる。１６Ｍメモリの場合、検査動作形式に対す
るコード語はアドレスピンＡ０ないしＡ７に与えられる
。アドレスピンＡ８ないしＡ１１に与えられている別の
コード語によりいま最大１６の種々の機能ユニットが選
択され得る。検査されるべき機能ユニットが、存在して
いるデータ端子よりも多くの信号を発生すべきであった
ならば、サブ機能ユニットへの分割が必要である。これ
はたとえば、検査動作形式への切換の際に半導体メモリ
のデータ入力端に与えられる第３のコード語を介して行
われ得る。切換サイクルの後に半導体メモリは、機能ユ
ニットの検査されるべき入力または出力信号がたとえば
半導体メモリのデータ線に与えられていることを相違点
として、メモリ動作形式の場合のように挙動する。こう
して内部状態の制御可能性および観測可能性が包括的に
保証される。正常動作への復帰は検査動作形式への切換
に相応する特別なサイクルを必要とする。このために、
しかしながら、アドレスピンＡ０ないしＡ７に与えられ
る第１の特別なコード語のみが必要である。しかし、代
替的に、正常動作への自動的な復帰も行われ得よう。こ
れはたとえば予め定められた数の動作サイクルの後に保
証され得よう。
【０００９】図２および図３には簡単な機能ユニットの
検査のための検査動作形式への切換が示されている。半
導体メモリの図３に示されている一部分はやはり、一方
では半導体メモリの端子１と、また他方ではマルチプレ
クサ３の出力端と接続されているｍ本の線をもつバス２
を有する。マルチプレクサは制御線５により制御され、
また信号線６および７に接続されている２つの入力端を
有する。検査されるべき機能ユニットはここで参照符号
８を付されている。それは入力線９および２つの出力線
１０、１１を有する。出力線１０、１１は半導体メモリ
の別の機能ユニットをシンボルとして示すブロック１２
に通じている。マルチプレクサに通ずる入力線６はブロ
ック１２からの出力信号を供給される。マルチプレクサ
の第２の入力線７は出力線１０と接続されている。
検査のための検査動作形式への切換が示されている。半
導体メモリの図３に示されている一部分はやはり、一方
では半導体メモリの端子１と、また他方ではマルチプレ
クサ３の出力端と接続されているｍ本の線をもつバス２
を有する。マルチプレクサは制御線５により制御され、
また信号線６および７に接続されている２つの入力端を
有する。検査されるべき機能ユニットはここで参照符号
８を付されている。それは入力線９および２つの出力線
１０、１１を有する。出力線１０、１１は半導体メモリ
の別の機能ユニットをシンボルとして示すブロック１２
に通じている。マルチプレクサに通ずる入力線６はブロ
ック１２からの出力信号を供給される。マルチプレクサ
の第２の入力線７は出力線１０と接続されている。
【００１０】メモリ動作ではマルチプレクサ３は、図２
中に示されているように、信号線６をバス２と接続する
。機能ユニット８、たとえばクロック発生器は入力線９
に与えられている信号により制御され、また線１０、１
１を介してブロック１２中に含まれている別の機能ユニ
ットに供給されるたとえば２つの出力信号を発生する。 ブロック１２中のこれらの別の機能ユニットはいま出力
信号、たとえばメモリセルのデータ内容を表すデータ信
号を発生し、この信号はデータ線６、マルチプレクサ３
およびバス２を介してブロック１を含んでいる接続端子
に供給される。
中に示されているように、信号線６をバス２と接続する
。機能ユニット８、たとえばクロック発生器は入力線９
に与えられている信号により制御され、また線１０、１
１を介してブロック１２中に含まれている別の機能ユニ
ットに供給されるたとえば２つの出力信号を発生する。 ブロック１２中のこれらの別の機能ユニットはいま出力
信号、たとえばメモリセルのデータ内容を表すデータ信
号を発生し、この信号はデータ線６、マルチプレクサ３
およびバス２を介してブロック１を含んでいる接続端子
に供給される。
【００１１】いま、機能ユニット８の検査のために出力
信号１０が特に関心の対象であると仮定する。図２に示
されている回路はいま、この信号線をマルチプレクサ３
およびバス２を介してブロック１を含んでいる接続端子
と接続することを可能にする。制御線５を介してマルチ
プレクサ３は、信号線７をバス２と接続するように制御
される。マルチプレクサ３のこの状態は図３に示されて
いる。信号線６はいまバスから切り離される。マルチプ
レクサの切換は検査モード能動化サイクルのなかで行わ
れる。半導体メモリのすぐ次のサイクルの間に半導体メ
モリはメモリ動作中のように駆動され得る。半導体メモ
リはいまさらに、ブロック１を含んでいる接続端子に正
常動作中に発生されるデータ信号ではなく機能ユニット
８の出力信号が与えられていることを相違点として、メ
モリ動作中のように動作する。この出力信号はいま検査
器により正常に進行するメモリ機能の間に観測され得る
。
信号１０が特に関心の対象であると仮定する。図２に示
されている回路はいま、この信号線をマルチプレクサ３
およびバス２を介してブロック１を含んでいる接続端子
と接続することを可能にする。制御線５を介してマルチ
プレクサ３は、信号線７をバス２と接続するように制御
される。マルチプレクサ３のこの状態は図３に示されて
いる。信号線６はいまバスから切り離される。マルチプ
レクサの切換は検査モード能動化サイクルのなかで行わ
れる。半導体メモリのすぐ次のサイクルの間に半導体メ
モリはメモリ動作中のように駆動され得る。半導体メモ
リはいまさらに、ブロック１を含んでいる接続端子に正
常動作中に発生されるデータ信号ではなく機能ユニット
８の出力信号が与えられていることを相違点として、メ
モリ動作中のように動作する。この出力信号はいま検査
器により正常に進行するメモリ機能の間に観測され得る
。
【００１２】本発明による検査回路はすべてのメモリ形
式（たとえばＳＲＡＭ、ＤＲＡＭ、ビデオＲＡＭ等）に
おいて応用可能である。
式（たとえばＳＲＡＭ、ＤＲＡＭ、ビデオＲＡＭ等）に
おいて応用可能である。
【図１】本発明による半導体メモリの一部分。
【図２】メモリ動作中のマルチプレクサを有する本発明
による半導体メモリの別の一部分。
による半導体メモリの別の一部分。
【図３】検査動作中の図２中のマルチプレクサ。
１ 端子
２ バス
３ マルチプレクサ
４ ドライバ段
５ 制御入力端
６、７ 信号線
８ 機能ユニット
９ 入力線
１０、１１ 出力線
１２ 別の機能ユニット
Ａ０〜Ａ７ アドレスピン
Claims (9)
- 【請求項１】 複数の機能ユニットに分割されており
、外部から近接可能なｍ個の端子と、機能ユニットから
端子へ通ずる内部信号線と、機能ユニットを互いに接続
する内部信号線と、検査動作をＫ（Ｋ≦ｍ）個の端子に
与えられているコード語により認識する検査ユニットと
を有する半導体メモリにおいて、メモリ動作から検査動
作への切換のための手段が設けられており、検査ユニッ
トが端子に通ずる信号線の少なくとも１つの信号線を半
導体メモリの付属の端子から切り離し、またこの端子を
機能ユニットを接続する内部信号線と接続することを特
徴とする半導体メモリ。 - 【請求項２】 半導体メモリがデータバスを含んでお
り、そのデータバス線が端子と接続されており、１つの
出力端および少なくとも２つの入力端を有する少なくと
も１つのマルチプレクサが設けられており、その出力端
がデータバス線と接続されており、その第１の入力端に
メモリ動作中に付属のデータバス線に対して必要な内部
信号が供給され、またその別の入力端がそれぞれ機能ユ
ニットを接続する信号線と接続されていることを特徴と
する請求項１記載の半導体メモリ。 - 【請求項３】 機能ユニットの検査のために必要な信
号が検査ユニットから発生されることを特徴とする請求
項１または２記載の半導体メモリ。 - 【請求項４】 半導体メモリが通常の端子パッドに追
加して別の端子パッドを有し、またメモリ動作から検査
動作への切換が追加的な端子パッドに供給される信号に
より行われることを特徴とする請求項１ないし３の１つ
に記載の半導体メモリ。 - 【請求項５】 検査動作の終了がＫ（Ｋ≦ｍ）個の端
子に与えられている第２のコード語により行われること
を特徴とする請求項１ないし４の１つに記載の半導体メ
モリ。 - 【請求項６】 検査動作の終了およびメモリ動作への
移行が予め定められた数のサイクルの後に行われること
を特徴とする請求項１ないし５の１つに記載の半導体メ
モリ。 - 【請求項７】 第１のコード語が端子に与えられてい
る間にｎ（ｎ＋Ｋ≦ｍ）個の端子に与えられている別の
コード語により２ｎ個の検査可能な機能ユニットの１つ
が選択されることを特徴とする請求項１ないし６の１つ
に記載の半導体メモリ。 - 【請求項８】 切換がメモリ動作に関係して単一のサ
イクルのなかで行われることを特徴とする請求項１また
は７の１つに記載の半導体メモリ。 - 【請求項９】 第１のサイクル中に第１のコード語に
より検査動作がスイッチオンされた後に、別のサイクル
中に別ののコード語により種々の機能および検査ユニッ
トが選択されることを特徴とする請求項１または６の１
つに記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90110393A EP0459001B1 (de) | 1990-05-31 | 1990-05-31 | Integrierter Halbleiterspeicher |
| AT90110393.7 | 1990-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271100A true JPH04271100A (ja) | 1992-09-28 |
| JP3222153B2 JP3222153B2 (ja) | 2001-10-22 |
Family
ID=8204042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400591A Expired - Lifetime JP3222153B2 (ja) | 1990-05-31 | 1991-05-28 | 集積半導体メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5497350A (ja) |
| EP (1) | EP0459001B1 (ja) |
| JP (1) | JP3222153B2 (ja) |
| KR (1) | KR100200912B1 (ja) |
| AT (1) | ATE133512T1 (ja) |
| DE (1) | DE59010092D1 (ja) |
| TW (1) | TW205113B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE502576C2 (sv) * | 1993-11-26 | 1995-11-13 | Ellemtel Utvecklings Ab | Feltolerant kösystem |
| US5704033A (en) * | 1994-10-07 | 1997-12-30 | Lg Semicon Co., Ltd. | Apparatus and method for testing a program memory for a one-chip microcomputer |
| US5627478A (en) * | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
| AU6645298A (en) * | 1998-02-04 | 1999-08-23 | Siemens Aktiengesellschaft | An integrated circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
| FR2595474B1 (fr) * | 1986-03-04 | 1988-06-24 | Texas Instruments France | Dispositif de controle et de verification du fonctionnement de blocs internes a un circuit integre |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JP2628154B2 (ja) * | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
| JP2521774B2 (ja) * | 1987-10-02 | 1996-08-07 | 株式会社日立製作所 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
| FR2622019B1 (fr) * | 1987-10-19 | 1990-02-09 | Thomson Semiconducteurs | Dispositif de test structurel d'un circuit integre |
| US5012180A (en) * | 1988-05-17 | 1991-04-30 | Zilog, Inc. | System for testing internal nodes |
| DE3820728A1 (de) * | 1988-06-18 | 1989-12-21 | Philips Patentverwaltung | Verfahren zum pruefen eines festwertspeichers und anordnung zur durchfuehrung des verfahrens |
| JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
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