JPH04271614A - プログラマブル論理回路 - Google Patents

プログラマブル論理回路

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JPH04271614A
JPH04271614A JP3032979A JP3297991A JPH04271614A JP H04271614 A JPH04271614 A JP H04271614A JP 3032979 A JP3032979 A JP 3032979A JP 3297991 A JP3297991 A JP 3297991A JP H04271614 A JPH04271614 A JP H04271614A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プログラマブル論理回
路に関するもので、特にプログラムされる回路要素とし
てフリップフロップを使用したプログラマブルロジック
デバイスに使用される。
【０００２】
【従来の技術】所望の論理回路を任意につくるＬＳＩと
しては、ＬＣＡ（Ｌｏｇｉｃ　　Ｃｅｌｌ　　Ａｒｒａ
ｙ）が知られている。これは、半導体チップ内のＲＡＭ
セルにチップ外からデータを書き込み、チップの論理を
プログラムするタイプのプログラマブルロジックである
が、その基本論理回路は、ＲＡＭセルとは独立に形成さ
れており、プログラムは主に結線の仕方を変えるだけで
ある。
【０００３】
【発明が解決しようとする課題】フィールドプログラマ
ブル（ユーザがプログラム可能）な複雑な構造を持つ論
理デバイス一般の問題点としては、所望の論理をそれぞ
れのフィールドプログラマブルデバイスにマッピングす
る（プログラムする）事が難しいという問題がある。
【０００４】通常、上記所望の論理は、インバータ、Ｎ
ＡＮＤ、ＮＯＲ、フリップフロップ等、ポピュラーでは
あるが、多種多様な論理要素を用いて作られている。一
方、プログラマブルデバイスでは、直接その多種多様な
回路をプログラムすることは困難であるので、そのデバ
イスに用意されている基本回路要素に論理そのものを等
価論理変換し、更に変換後の論理をデバイス上の実回路
にマッピングし、基本回路間を、論理接続に応じて結線
していく必要がある。
【０００５】その一連の作業は、人手で行うことには限
界があり、コンピュータ処理をする必要があるが、その
処理ソフトの開発のし易さ、別の言い方をすると、マッ
ピングのし易さが重要である。
【０００６】この種のデバイスの別の問題として、配線
接続そのものがプログラマブルであるため、論理回路上
の一つの接続が、実デバイス上では、複数のメタル配線
と複数のスイッチ回路を介して形成されることになり、
通常、スイッチ回路の寄生抵抗が、その接続経路での信
号の伝達を遅延させることになり、デバイス全体の動作
速度が低下する。したがって、プログラマブルな結線を
いかに低抵抗で実現できるかが重要である。
【０００７】また、デバイスコストの観点から、所望の
論理回路を実現したときのそのデバイスの規模が、出切
るだけ小さいことが望ましい。一般にプログラマブルデ
バイスは、プログラムできるがゆえに、多くの冗長度を
もっており、ゲートアレイ、スタンダードセルで所望の
論理回路を実現した場合と比較して、同等の論理を実現
するためには、かなり回路規模が大きくなってしまう。 このことは、ＬＳＩ化したときには、チップサイズ、チ
ップコストとして影響する。
【０００８】そこで本発明は、以上のプログラマブルデ
バイスの問題点を改善すべくなされたもので、所望の論
理回路をデバイスにマッピングし易く、プログラマブル
な寄生配線抵抗が小さく、集積度の高いプログラマブル
論理回路を提供することを目的とする。
【０００９】
【課題を解決するための手段と作用】本発明は、各プロ
グラムデータをパラレルに出力するデータ転送回路と、
データ記憶部がマトリクス状に配置され前記データ転送
回路からのパラレルデータに応じてそれぞれデータ記憶
部の信号出力状態がプログラムされ前記データ記憶部の
出力およびデータ記憶部付近にのびる配線出力で論理が
プログラムされる基本プログラマブル論理回路と、これ
ら基本プログラマブル論理回路にそれぞれ近接してメッ
シュ状に配置され前記データ転送回路からのプログラマ
ブルデータに応じたデータ記憶部の出力でスイッチを選
択制御し配線形成を行うプログラマブル配線回路と、ア
ドレス指定により前記データ転送回路からの出力データ
に応じたデータ記憶をおこなわせるデコーダ回路と、前
記プログラマブル配線回路、基本プログラマブル論理回
路を通した信号の入出力を行う入出力回路とを具備した
ことを特徴とするプログラマブル論理回路である。
【００１０】すなわち本発明は、プログラマブルロジッ
クの基本要素を、ＰＡＬ（Ｐｒｏｇｒａｍａｂｌｅ　　
Ａｒｒａｙ　　Ｌｏｇｉｃ）、ＰＬＡ（Ｐｒｏｇｒａｍ
ａｂｌｅＬｏｇｉｃ　　Ａｒｒａｙ）、ＲＯＭのような
マトリクス状の構造をもった回路に限定し、プログラム
が書き込まれる素子を、フリップフロップのようなデー
タ記憶部で構成し、更に基本要素間の配線のプログラム
もマトリクス状の構造の延長とし、全体の構造を極めて
単純なものとして、所望論理回路のマッピング性向上、
配線抵抗の低下、集積度の向上を狙ったものである。こ
の集積度の向上は、データ書き込み回路、配線を最少化
できることによる。なお本発明では、基本回路要素とプ
ログラム情報を記憶するフリップフロップなどのデータ
記憶部が直接結び付けられる点が、前記ＬＣＡとは異な
る。
【００１１】
【実施例】図１は本発明の一実施例を示したもので、基
本プログラマブル論理回路１、プログラマブル配線回路
２、３、と、これらをプログラムするデータをシリアル
に転送するデータ転送回路４と、転送されたデータの一
部に含まれているプログラムデータを書き込むアドレス
データが入力され、これをデコードし、プログラマブル
回路１〜３の特定のアドレスをデータ書き込み可能にす
るデコーダ回路５と、入力信号が入ってきて、プログラ
マブル回路１〜３を通して何らかの論理動作をして、そ
の結果が出ていく入出力回路６が主な構成である。デコ
ーダ回路５には、その出力をディスエーブルするディス
エーブル端子７が具備されている。転送回路４のパラレ
ル出力線８はそれぞれ図示縦方向に突き抜け、デコーダ
回路５のパラレル出力線９はそれぞれ図示横方向に突き
抜け、プログラマブル回路１〜３のプログラムを行う。 プログラマブル回路３は、縦方向にそれぞれ図示２点鎖
線で分離されているが、実際は繋がっている。互いに隣
接するプログラマブル回路１〜３は１組となり、これら
がマトリクス状に配置されている。
【００１２】図２、図３はシリアルデータ転送回路４の
例をそれぞれ示したもので、Ｄ型フリップフロップ１１
をシリアルに接続し、データをシリアルに転送するシフ
トレジスタ１２と、データシフトが終了したタイミング
でデータを取り込むラッチ回路１３が、Ｄ型フリップフ
ロップの各々１ビット毎に接続されている。図２の場合
、転送途中で出力信号が頻繁に変化し、消費電力が増え
ることを嫌わなければ、ラッチ回路１３は必ずしも設け
る必要はない。図３の回路は、シフトレジスタのビット
数を減らし、デコーダ５の出力１つのアドレスに対応す
るデータを２度に分割して転送し、それぞれ異なるラッ
チクロックで２回に分けてラッチする場合の例である。
【００１３】デコーダ回路５は、通常のものであり、フ
リップフロップへのデータ書き込みを容易にするため、
イネーブルあるいはディスエーブル機能が付いているこ
とが望ましい。デコーダ５の入力は、この例ではシリア
ルデータ転送回路４から供給されているが、入力本数は
さほど多くないので、本プログラマブル論理回路の外部
から直接供給しても、本発明の特徴は損なわれない。
【００１４】図４は図１の基本プログラマブル論理回路
１の１つを示し、図５はプログラマブル配線回路２の１
つを示し、図６はプログラマブル配線回路３の１つを示
す。これらのプログラマブル回路１〜３が有機的に結合
、構成されることによって、本発明の所望の論理回路が
形成される。以下これらを更に詳細に説明する。
【００１５】本実施例では、図４、図５、図６でプログ
ラムされるデータ保持用の各フリップフロップ２１、３
１、４１として、スタティックＲＡＭのセルと同様な６
トランジスタ構成のフリップフロップを採用している。 しかし本発明では、フリップフロップからデータを読み
出す必要はなく、保持データに対応する電圧がデータ記
憶部（フリップフロップ２１、３１、４１に対応）の出
力部にあればよく、これで後述のスイッチを制御できれ
ばよいので、フリップフロップを構成するトランジスタ
のディメンジョン（寸法）に制約が少なく、ＲＡＭセル
の場合よりも、集積回路化したときにより小さなセルと
することが可能である。したがってこれらのフリップフ
ロップは、ラッチなどの回路で置き換えることが可能で
ある。本実施例では、これらのフリップフロップは、Ｒ
ＡＭの場合と同じ様にマトリクス状に配置され、書き込
みデータが供給されるビット線は、縦方向に複数のプロ
グラマブル配線回路と基本プログラマブル論理回路を貫
いて、それらの回路内に配置されたフリップフロップに
接続されている。また、ＲＡＭの場合のワード線に対応
するデコーダ５の出力線は、図示横方向に複数個のプロ
グラマブル回路を貫いて、それらの回路内のフリップフ
ロップのデータ転送ゲートの制御電極に接続されている
。なお、本実施例で、破線で囲まれた部分が上記フリッ
プフロップで、繰り返しの記載は省略している。また、
縦方向、横方向の回路の繰り返しについても、一部図の
記述を省略している。
【００１６】図４は、基本プログラマブル論理回路とし
てＰＬＡを構成した例で、図中右半分が積項回路、左半
分が和項回路となっている。積項回路への入力の一部は
、プログラマブル配線回路２から入力され、正相、逆相
の信号が、積項部マトリクス回路へ供給される。積項回
路部は、基本的にＮＯＲ−ＲＯＭ形式の回路構成となっ
ており、入出力線の交差部でのＮＯＲ回路２２のスイッ
チを、アクティブ、非アクティブとするのに、プログラ
ムデータが書き込まれるフリップフロップ２１の出力が
使われている。この例では、積項回路部の一部のフリッ
プフロップは、ＰＬＡの出力のデータラッチ用のフリッ
プフロップのクロックをプログラムするのに使用されて
いる。積項回路部の出力は、バッファ２３を介して和項
回路部に供給される。和項回路部も、ＮＯＲ回路２４を
有し、ＮＯＲ−ＲＯＭの回路構成となっており、出力の
位相の正転、反転を制御するエクスクルーシブＮＯＲ回
路２５を制御するフリップフロップと、出力を、Ｄ型フ
リップフロップ２６でラッチするか、それとも直接出力
するかの選択ゲートの制御用のフリップフロップが付加
されている。最終的な出力は、バッファ（単方向スイッ
チ）２７、２８を介してプログラマブル配線回路２に供
給される。
【００１７】図５に示したプログラマブル配線回路２は
、図中縦方向に、基本プログラマブル論理回路１の入、
出力端子と直接接続されている配線が走り、横方向に、
それらの入、出力端子と結線するための配線およびプロ
グラマブル配線回路３と結線するための配線が走ってい
る。上記入、出力端子のうちの出力端子と接続された縦
の配線からは、スイッチとしてのトライステート出力バ
ッファ３２を介して横方向配線に接続されている。 そのトライステートバッファをアクティブにするか否か
をフリップフロップの出力で制御することによって、結
線がプログラムされることになる。逆に、上記入、出力
端子のうちの入力端子と接続された縦の配線とは、横方
向の配線からトライステートバッファ３２を介して縦方
向配線に接続されている。これらのトライステートバッ
ファは、トランスミッションゲートで双方向性スイッチ
として形成することは可能であるが、バッファ化するこ
とにより、ＰＬＡ回路の入、出力バッファを兼用するこ
とが可能となる。
【００１８】配線の結線をプログラムする場合、縦方向
の配線と横方向の配線の交差点のすべてにスイッチ回路
を設けることは、フリップフロップの数が増え過ぎて面
積的な効率があまり良くない。そこで、横方向の配線の
複数本に対して、横一列のフリップフロップを対応させ
ることによって、配線の結線の自由度は多少失われるも
のの、配線の密度を高めることが可能となる。図５の例
の上部２段のフリップフロップ列が複数本の配線に一列
のフリップフロップを対応させる例となっている。これ
らの横方向配線の一部が、図６に示したプログラマブル
配線３に直接接続される。一部の横配線は、図６のプロ
グラマブル配線３の中部の横方向配線を介して、隣のプ
ログラマブル配線２にも直接接続されている。図１の各
回路要素の配置からもその直接接続が極めて容易である
ことが分かる。
【００１９】図６のプログラマブル配線回路３は、図１
で上下方向に異なるプログラム配線２の横方向配線をプ
ログラム接続するための回路で、一般に信号の伝達方向
が定まっていないため、スイッチ回路として、双方向の
トランスミッションゲート４２を使用する必要がある。
【００２０】図７は、本プログラマブル論理回路全体と
外部回路とのインターフェース回路となる入出力回路６
の例を示している。プログラム配線回路２または３の横
方向配線と接続された横方向配線に対して、入力信号か
あるいは出力信号かに応じて、入力バッファ５２もしく
は出力バッファ５３のいずれかをフリップフロップ５１
へのデータプログラムにより挿入する回路構成となって
いる。
【００２１】以上の実施例の回路構成から、あるＰＬＡ
の出力から他のＰＬＡの入力まで、途中プログラマブル
配線回路２が２個とプログラマブル配線回路３が１個と
を介するだけで接続することが可能であり、ＰＬＡ内部
の帰還配線、隣り合うＰＬＡ間の直接接続配線、スイッ
チ３２、４２の密度が減少された負荷容量の小さな配線
等で、寄生抵抗、寄生容量を小さくすることが可能であ
り、高速なプログラマブル論理回路が実現される。
【００２２】また、所望の論理回路を得る本プログラム
論理回路のマッピングに関しても、所望の論理回路を複
数のＰＬＡ回路に分割、マッピングすることは、現在す
でに一般に行われており、既知の技術で可能である。し
かして複数のＰＬＡに分割したのちの処理は、単にＰＬ
Ａの入出力端子を接続するだけであり、ゲートアレイで
の配線レイアウト技術と同種の技術であり、論理のマッ
ピングしやすい回路構成となっている。したがって、マ
トリクス状となっている論理回路のＰＬＡのマッピング
と配線のプログラムが独立に実行でき、配線経路の抵抗
の増加も小さいため、マッピングが容易になる。
【００２３】またプログラムを実行する回路自身（回路
４，５）も、シフトレジスタとデコーダから構成された
シンプルなものであり、シフトクロック（転送クロック
）をカウントするカウンタと、カウント値を外部メモリ
のアドレスに変換する変換回路と、デコーダのイネーブ
ル信号をあるカウント値のときに発生する制御回路を付
加することにより、容易にパワーオン時に論理回路をセ
ットアップ（所期の動作をするようにプログラムする）
させることが可能である。
【００２４】上記実施例以外に、基本プログラマブル論
理回路をＰＡＬ、ＲＯＭに置き換えても本発明の特徴は
損なわれず、ＰＬＡ回路の構成に関しても他の回路がい
ろいろと考えられるが、いずれもマトリクス状の回路構
成になるかぎり、本発明の特徴が維持される。特に出力
データのラッチ回路のクロックは、実施例ではプログラ
マブルになっているが、クロック間スキューを減らすた
めに独立、共通に外部から直接供給するようにしてもよ
い。また、ＬＳＩのスキャンテスト手法のために、上記
ラッチ回路をスキャン機能付きのフリップフロップに置
き換えることにより、スキャンテストモード時には、シ
リアル転送回路の一部として動作し、通常の所望のプロ
グラム動作時には、上記ラッチ回路２６を単にＤ型フリ
ップフロップとして動作させ、回路を削減することも可
能である。また実施例では、ＰＬＡを基本プログラマブ
ル論理回路として、複数個のＰＬＡからなるプログラマ
ブル論理回路を示したが、本プログラマブル論理回路全
体を基本プログラマブル論理回路とし、階層的に更に大
きなプログラマブル論理回路を実現できる。その場合に
も、フリップフロップのマトリクス状の配置を維持する
ことにより、デコーダ、シフトレジスタは、ただ一組に
押さえることが可能である。
【００２５】
【発明の効果】以上説明したごとく本発明によれば、マ
ッピングが容易で、配線の低抵抗化も可能であり、集積
度の向上も可能であるなどの利点を有したプログラマブ
ル論理回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の全体的構成図。
【図２】同構成の一部詳細回路図。
【図３】同構成の一部詳細回路図。
【図４】同構成の一部詳細回路図。
【図５】同構成の一部詳細回路図。
【図６】同構成の一部詳細回路図。
【図７】同構成の一部詳細回路図。
【符号の説明】
１…基本プログラマブル論理回路、２、３…プログラマ
ブル配線回路、４…シリアルデータ転送回路、５…デコ
ーダ回路、６…入出力回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　各プログラムデータをパラレルに出力
    するデータ転送回路と、データ記憶部がマトリクス状に
    配置され前記データ転送回路からのパラレルデータに応
    じてそれぞれデータ記憶部の信号出力状態がプログラム
    され前記データ記憶部の出力およびデータ記憶部付近に
    のびる配線出力で論理がプログラムされる基本プログラ
    マブル論理回路と、これら基本プログラマブル論理回路
    にそれぞれ近接してメッシュ状に配置され前記データ転
    送回路からのプログラマブルデータに応じたデータ記憶
    部の出力でスイッチを選択制御し配線形成を行うプログ
    ラマブル配線回路と、アドレス指定により前記データ転
    送回路からの出力データに応じたデータ記憶をおこなわ
    せるデコーダ回路と、前記プログラマブル配線回路、基
    本プログラマブル論理回路を通した信号の入出力を行う
    入出力回路とを具備したことを特徴とするプログラマブ
    ル論理回路。
  2. 【請求項２】　　前記プログラマブル配線回路は、前記
    プログラマブル論理回路にそれぞれ近接するある箇所、
    他の箇所に配置されデータ記憶部の出力で制御されるス
    イッチにより互いに選択接続される第１、第２のプログ
    ラマブル配線回路で構成される請求項１に記載のプログ
    ラマブル論理回路。
  3. 【請求項３】　　前記データの記憶部は、フリップフロ
    ップで構成されたものである請求項１に記載のプログラ
    マブル論理回路。
  4. 【請求項４】　　前記デコーダ回路には、この回路の出
    力をディスエーブルするディスエーブル端子が具備され
    た請求項１に記載のプログラマブル論理回路。
  5. 【請求項５】　　前記スイッチは、バッファ回路または
    双方向スイッチである請求項１に記載のプログラマブル
    論理回路。
  6. 【請求項６】　　前記基本プログラマブル論理回路の出
    力信号のラッチ回路とデータ記憶部へのデータ転送手段
    をスキャン回路によって兼用したことを特徴とする請求
    項１に記載のプログラマブル論理回路。
  7. 【請求項７】　　前記各基本プログラマブル論理回路の
    一部を、そのマトリクス状のデータ記憶部をプログラム
    要素とするＰＡＬまたはＲＯＭとしたことを特徴とする
    請求項１に記載のプログラマブル論理回路。
  8. 【請求項８】　　請求項１において、その各回路は半導
    体集積回路化されたものであるプログラマブル論理回路
    。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028654A (zh) * 2015-10-15 2018-05-11 门塔公司 用于 fpga 的测试和配置的系统和方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5603043A (en) * 1992-11-05 1997-02-11 Giga Operations Corporation System for compiling algorithmic language source code for implementation in programmable hardware
US5524243A (en) * 1992-12-16 1996-06-04 Rolm Company Parallel programming of field programmable gate array devices
US5892683A (en) * 1993-03-31 1999-04-06 Altera Coporation Program compatibility recognition for a programmable logic device
US5457410A (en) 1993-08-03 1995-10-10 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US6462578B2 (en) * 1993-08-03 2002-10-08 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US5394031A (en) * 1993-12-08 1995-02-28 At&T Corp. Apparatus and method to improve programming speed of field programmable gate arrays
US5742179A (en) 1994-01-27 1998-04-21 Dyna Logic Corporation High speed programmable logic architecture
US5504440A (en) * 1994-01-27 1996-04-02 Dyna Logic Corporation High speed programmable logic architecture
US5614844A (en) * 1994-01-27 1997-03-25 Dyna Logic Corporation High speed programmable logic architecture
US5543730A (en) 1995-05-17 1996-08-06 Altera Corporation Techniques for programming programmable logic array devices
US5635855A (en) * 1995-07-21 1997-06-03 Lattice Semiconductor Corporation Method for simultaneous programming of in-system programmable integrated circuits
US5898628A (en) * 1996-04-19 1999-04-27 Altera Corporation Data transfer circuit
US6384630B2 (en) 1996-06-05 2002-05-07 Altera Corporation Techniques for programming programmable logic array devices
US6034547A (en) * 1996-09-04 2000-03-07 Advantage Logic, Inc. Method and apparatus for universal program controlled bus
US6624658B2 (en) 1999-02-04 2003-09-23 Advantage Logic, Inc. Method and apparatus for universal program controlled bus architecture
US6134703A (en) * 1997-12-23 2000-10-17 Lattice Semiconductor Corporation Process for programming PLDs and embedded non-volatile memories
US6407576B1 (en) 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US7333570B2 (en) * 2000-03-14 2008-02-19 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US6996713B1 (en) * 2002-03-29 2006-02-07 Xilinx, Inc. Method and apparatus for protecting proprietary decryption keys for programmable logic devices
JP2004219246A (ja) * 2003-01-15 2004-08-05 Renesas Technology Corp 半導体集積回路
US7622947B1 (en) * 2003-12-18 2009-11-24 Nvidia Corporation Redundant circuit presents connections on specified I/O ports
US6975139B2 (en) * 2004-03-30 2005-12-13 Advantage Logic, Inc. Scalable non-blocking switching network for programmable logic
US7460529B2 (en) * 2004-07-29 2008-12-02 Advantage Logic, Inc. Interconnection fabric using switching networks in hierarchy
CN102715904A (zh) 2005-05-10 2012-10-10 恩斯拜尔保健公司 用于分析肺性能的设备
US7423453B1 (en) 2006-01-20 2008-09-09 Advantage Logic, Inc. Efficient integrated circuit layout scheme to implement a scalable switching network used in interconnection fabric
JP5203594B2 (ja) * 2006-11-07 2013-06-05 株式会社東芝 暗号処理回路及び暗号処理方法
JP4851947B2 (ja) * 2007-01-29 2012-01-11 株式会社東芝 論理回路
US7999570B2 (en) 2009-06-24 2011-08-16 Advantage Logic, Inc. Enhanced permutable switching network with multicasting signals for interconnection fabric
DE102012102363A1 (de) * 2011-08-17 2013-02-21 Technische Universität Darmstadt Verfahren und Vorrichtung zur Bestimmung der Größe eines transparenten Teilchens
US10206608B2 (en) 2017-06-01 2019-02-19 Nspire Health, Inc. Apparatus and methods for calibrating and/or validating pulmonary function test equipment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6374321A (ja) * 1986-09-18 1988-04-04 Toshiba Corp 書込み可能な論理集積回路
JPH0213124A (ja) * 1988-06-30 1990-01-17 Kawasaki Steel Corp プログラマブル論理素子

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796229A (en) * 1986-07-08 1989-01-03 Texas Instruments Incorporated Writable logic array
JP2541248B2 (ja) * 1987-11-20 1996-10-09 三菱電機株式会社 プログラマブル・ロジック・アレイ
AU614426B2 (en) * 1988-08-31 1991-08-29 Fujitsu Limited Constitution for expanding logic scale of a programmable logic array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6374321A (ja) * 1986-09-18 1988-04-04 Toshiba Corp 書込み可能な論理集積回路
JPH0213124A (ja) * 1988-06-30 1990-01-17 Kawasaki Steel Corp プログラマブル論理素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028654A (zh) * 2015-10-15 2018-05-11 门塔公司 用于 fpga 的测试和配置的系统和方法
JP2018537871A (ja) * 2015-10-15 2018-12-20 マンタ Ｆｐｇａのテストおよび構成のためのシステムおよび方法
JP2021145339A (ja) * 2015-10-15 2021-09-24 マンタ Ｆｐｇａのテストおよび構成のためのシステムおよび方法
CN108028654B (zh) * 2015-10-15 2023-04-04 门塔公司 用于fpga的测试和配置的系统和方法

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