JPH04273165A - 横形二重拡散ｍｏｓｆｅｔの製造方法 - Google Patents
横形二重拡散ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH04273165A JPH04273165A JP3056016A JP5601691A JPH04273165A JP H04273165 A JPH04273165 A JP H04273165A JP 3056016 A JP3056016 A JP 3056016A JP 5601691 A JP5601691 A JP 5601691A JP H04273165 A JPH04273165 A JP H04273165A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- gate
- region
- drain
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ドレイン−ゲート間の
高電界に伴うＭＯＳＦＥＴ特性の劣化を防止しつつ、オ
ン抵抗の増大を抑制することのできる横形二重拡散ＭＯ
ＳＦＥＴの製造方法に関する。
高電界に伴うＭＯＳＦＥＴ特性の劣化を防止しつつ、オ
ン抵抗の増大を抑制することのできる横形二重拡散ＭＯ
ＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来の横形二重拡散ＭＯＳＦＥＴの一例
を図１７に示す。図１７において、１は図示されないＮ
＋またはＰ＋形シリコン基板上に形成されたＮ−形のエ
ピタキシャル層であり、このエピタキシャル層１の表面
の所定領域には、ＳｉＯ２膜２を介してゲートとなるポ
リシリコン膜３（以下、適宜ゲート３という）が形成さ
れている。４および５はＳｉＯ２膜２、ポリシリコン膜
３および図示されないマスクを用いて二重拡散法により
自己整合的に形成されたＰ形ベース領域およびＮ＋形ソ
ース領域である。６はベース領域４と電気的に接続する
ためのベース・コンタクト、７はＮ＋形ドレイン・コン
タクト領域（以下、適宜ドレイン・コンタクト７という
）である。そして、最終的にＰＳＧなどの層間絶縁膜８
を介してドレイン電極９とソース電極１０が形成される
。
を図１７に示す。図１７において、１は図示されないＮ
＋またはＰ＋形シリコン基板上に形成されたＮ−形のエ
ピタキシャル層であり、このエピタキシャル層１の表面
の所定領域には、ＳｉＯ２膜２を介してゲートとなるポ
リシリコン膜３（以下、適宜ゲート３という）が形成さ
れている。４および５はＳｉＯ２膜２、ポリシリコン膜
３および図示されないマスクを用いて二重拡散法により
自己整合的に形成されたＰ形ベース領域およびＮ＋形ソ
ース領域である。６はベース領域４と電気的に接続する
ためのベース・コンタクト、７はＮ＋形ドレイン・コン
タクト領域（以下、適宜ドレイン・コンタクト７という
）である。そして、最終的にＰＳＧなどの層間絶縁膜８
を介してドレイン電極９とソース電極１０が形成される
。
【０００３】以上のような構成の横形二重拡散ＭＯＳＦ
ＥＴのゲート３に正電圧を印加すると、ゲート３下のＰ
形ベース領域４の表面に反転層が形成され、電流が流れ
る。このとき、ゲート３下のＮ−形エピタキシャル層１
の表面に蓄積層ができ、その結果オン抵抗が軽減する。
ＥＴのゲート３に正電圧を印加すると、ゲート３下のＰ
形ベース領域４の表面に反転層が形成され、電流が流れ
る。このとき、ゲート３下のＮ−形エピタキシャル層１
の表面に蓄積層ができ、その結果オン抵抗が軽減する。
【０００４】次に、ゲート電圧が閾値電圧以下で、ＭＯ
ＳＦＥＴが遮断状態にある場合の動作を説明する。ドレ
イン電圧が印加されると、Ｐ形ベース領域４とＮ−形エ
ピタキシャル層１との間の接合部分に図１７の破線Ｋに
よって示されるような空乏層ができる。このとき、ゲー
ト３がフィールドプレートとして働き、ゲート３下のＮ
−形エピタキシャル層１の表面が空乏化する。すなわち
、ドレイン−ゲート間の電圧によってゲート３下のＮ−
形エピタキシャル層１の表面に空乏層ができる。特に、
ゲート絶縁膜２が薄い場合、ドレイン−ゲート間の電界
が強くなり、図１７のＡ点に示されているようなドレイ
ン・コンタクト領域７近傍で電界が最も高くなる。
ＳＦＥＴが遮断状態にある場合の動作を説明する。ドレ
イン電圧が印加されると、Ｐ形ベース領域４とＮ−形エ
ピタキシャル層１との間の接合部分に図１７の破線Ｋに
よって示されるような空乏層ができる。このとき、ゲー
ト３がフィールドプレートとして働き、ゲート３下のＮ
−形エピタキシャル層１の表面が空乏化する。すなわち
、ドレイン−ゲート間の電圧によってゲート３下のＮ−
形エピタキシャル層１の表面に空乏層ができる。特に、
ゲート絶縁膜２が薄い場合、ドレイン−ゲート間の電界
が強くなり、図１７のＡ点に示されているようなドレイ
ン・コンタクト領域７近傍で電界が最も高くなる。
【０００５】この高い電界によって次に述べるような不
都合が生じる。すなわち、高電界によってゲート絶縁膜
２が降伏し、ＭＯＳＦＥＴが破壊される原因となる可能
性がある。さらに、高電界によってＡ点でのＮ−形エピ
タキシャル層１が降伏し、電子−正孔対が多数生成され
、ＭＯＳＦＥＴが破壊されたり、電子や正孔のゲート絶
縁膜２への注入によってＭＯＳＦＥＴの特性が劣化した
りする可能性がある。
都合が生じる。すなわち、高電界によってゲート絶縁膜
２が降伏し、ＭＯＳＦＥＴが破壊される原因となる可能
性がある。さらに、高電界によってＡ点でのＮ−形エピ
タキシャル層１が降伏し、電子−正孔対が多数生成され
、ＭＯＳＦＥＴが破壊されたり、電子や正孔のゲート絶
縁膜２への注入によってＭＯＳＦＥＴの特性が劣化した
りする可能性がある。
【０００６】図１８は、このような問題を解決する従来
の横形二重拡散ＭＯＳＦＥＴの一例を示す図である。そ
の主要な構造は図１７に示すＭＯＳＦＥＴと同様である
ため、同様の構成要素については同一の符号を付してそ
の説明を省略するが、次の点が異なっている。
の横形二重拡散ＭＯＳＦＥＴの一例を示す図である。そ
の主要な構造は図１７に示すＭＯＳＦＥＴと同様である
ため、同様の構成要素については同一の符号を付してそ
の説明を省略するが、次の点が異なっている。
【０００７】すなわち、図１７の構造ではゲート３とド
レイン・コンタクト７が上下方向に重なり合う部分を有
しているのに対し、図１８の構造では両者の形成される
位置が離れており、これらゲート３およびドレイン・コ
ンタクト７との間にあるＮ−エピタキシャル層１の表面
が層間絶縁膜８で覆われている。
レイン・コンタクト７が上下方向に重なり合う部分を有
しているのに対し、図１８の構造では両者の形成される
位置が離れており、これらゲート３およびドレイン・コ
ンタクト７との間にあるＮ−エピタキシャル層１の表面
が層間絶縁膜８で覆われている。
【０００８】このように、ゲート３とドレイン・コンタ
クト７とが離れた位置に形成されていれば、図１７の構
成に比較して点Ａでの電界（特に、最大電界）が抑制さ
れ、その結果、ゲート絶縁膜２の破壊や特性の劣化が防
止される。
クト７とが離れた位置に形成されていれば、図１７の構
成に比較して点Ａでの電界（特に、最大電界）が抑制さ
れ、その結果、ゲート絶縁膜２の破壊や特性の劣化が防
止される。
【０００９】
【発明が解決しようとする課題】しかしながら、図１８
に示す従来の横形二重拡散ＭＯＳＦＥＴにあっては、ゲ
ート３と・ドレイン・コンタクト７とが離れているため
、ＭＯＳＦＥＴをオンさせた場合、ゲート３によって覆
われていないＮ−形エピタキシャル層１の表面には蓄積
層が形成されない。したがって、図１８にＲで示すよう
な寄生の直列抵抗が生じてオン抵抗が増大するという新
たな不具合が発生する。
に示す従来の横形二重拡散ＭＯＳＦＥＴにあっては、ゲ
ート３と・ドレイン・コンタクト７とが離れているため
、ＭＯＳＦＥＴをオンさせた場合、ゲート３によって覆
われていないＮ−形エピタキシャル層１の表面には蓄積
層が形成されない。したがって、図１８にＲで示すよう
な寄生の直列抵抗が生じてオン抵抗が増大するという新
たな不具合が発生する。
【００１０】特に、高耐圧ＭＯＳＦＥＴの場合には、耐
圧を高めるためにＮ−形エピタキシャル層１の不純物濃
度を低くする必要があるので、特にオン抵抗の増大が顕
著なものとなる。
圧を高めるためにＮ−形エピタキシャル層１の不純物濃
度を低くする必要があるので、特にオン抵抗の増大が顕
著なものとなる。
【００１１】本発明の目的は、ゲート−ドレイン間の電
界を下げてゲート絶縁膜の破壊や特性の劣化を防止しつ
つ、オン抵抗の増大を抑制することのできる横形二重拡
散ＭＯＳＦＥＴの製造方法を提供することにある。
界を下げてゲート絶縁膜の破壊や特性の劣化を防止しつ
つ、オン抵抗の増大を抑制することのできる横形二重拡
散ＭＯＳＦＥＴの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】一実施例を示す図１、図
７および図１４に対応付けて説明すると、本発明は、第
１導電形の半導体基板１の表面上の所定領域にゲート絶
縁膜２を介してゲート３を形成し、このゲート３をマス
クとして前記半導体基板１の表面に第２導電形のベース
領域４および第１導電形のドレイン領域１１を形成する
とともに、このベース領域４内に第１導電形のソース領
域５を形成して横形二重拡散ＭＯＳＦＥＴを製造する方
法に適用される。そして、請求項１の発明では、半導体
基板１の表面に第１導電形の不純物をドープした後、こ
の不純物の濃度分布がなめらかに変化するように不純物
を拡散させて第１導電形のドレイン領域１１を形成する
ことにより上述の目的が達成される。また、請求項２の
発明では、半導体基板１の表面に酸化膜を形成した後、
この酸化膜の一部に周囲より膜厚の厚いフィールド酸化
膜を選択酸化法により形成し、これら酸化膜およびフィ
ールド酸化膜の双方を跨ぐようにゲート３を形成するこ
とでソース領域４からドレイン領域７に向うにしたがっ
てなめらかに膜厚が厚くなるゲート絶縁膜１５を形成す
ることにより上述の目的が達成される。さらに、請求項
３の発明では、半導体基板１の表面に酸化膜を形成した
後、この酸化膜の一部に周囲より膜厚の厚いフィールド
酸化膜を選択酸化法により形成し、これら酸化膜および
フィールド酸化膜の双方を跨ぐようにゲート３を形成す
ることでソース領域４からドレイン領域１１に向うにし
たがってなめらかに膜厚が厚くなるゲート絶縁膜１５を
形成し、さらにドレイン領域１１側の前記半導体基板の
表面に第１導電形の不純物をドープした後、この不純物
の濃度分布がなめらかに変化するように不純物を拡散さ
せて第１導電形のドレイン領域１１を形成することによ
り上述の目的が達成される。
７および図１４に対応付けて説明すると、本発明は、第
１導電形の半導体基板１の表面上の所定領域にゲート絶
縁膜２を介してゲート３を形成し、このゲート３をマス
クとして前記半導体基板１の表面に第２導電形のベース
領域４および第１導電形のドレイン領域１１を形成する
とともに、このベース領域４内に第１導電形のソース領
域５を形成して横形二重拡散ＭＯＳＦＥＴを製造する方
法に適用される。そして、請求項１の発明では、半導体
基板１の表面に第１導電形の不純物をドープした後、こ
の不純物の濃度分布がなめらかに変化するように不純物
を拡散させて第１導電形のドレイン領域１１を形成する
ことにより上述の目的が達成される。また、請求項２の
発明では、半導体基板１の表面に酸化膜を形成した後、
この酸化膜の一部に周囲より膜厚の厚いフィールド酸化
膜を選択酸化法により形成し、これら酸化膜およびフィ
ールド酸化膜の双方を跨ぐようにゲート３を形成するこ
とでソース領域４からドレイン領域７に向うにしたがっ
てなめらかに膜厚が厚くなるゲート絶縁膜１５を形成す
ることにより上述の目的が達成される。さらに、請求項
３の発明では、半導体基板１の表面に酸化膜を形成した
後、この酸化膜の一部に周囲より膜厚の厚いフィールド
酸化膜を選択酸化法により形成し、これら酸化膜および
フィールド酸化膜の双方を跨ぐようにゲート３を形成す
ることでソース領域４からドレイン領域１１に向うにし
たがってなめらかに膜厚が厚くなるゲート絶縁膜１５を
形成し、さらにドレイン領域１１側の前記半導体基板の
表面に第１導電形の不純物をドープした後、この不純物
の濃度分布がなめらかに変化するように不純物を拡散さ
せて第１導電形のドレイン領域１１を形成することによ
り上述の目的が達成される。
【００１３】
【作用】−請求項１−
第１導電形の半導体基板１の表面に形成された第１導電
形のドレイン領域１１は、その不純物濃度分布がなめら
かに変化するように形成されているので、ゲート電極３
下の電界がなめらかに変化し、ゲート−ドレイン間の電
界が緩和される。一方、半導体基板１の表面上に形成さ
れたゲート３をマスクとしてドレイン領域１１が形成さ
れているので、これらゲート３およびドレイン領域１１
は非常に接近して形成される。 −請求項２− ゲート絶縁膜１５がソース領域からドレイン領域に向う
にしたがってその膜厚がなめらかに厚くなるように形成
されているので、ゲート電極３によるフィールドプレー
ト効果がこのドレイン側で緩和され、ゲート電極３下の
電界がなめらかに変化し、ゲート−ドレイン間の電界が
緩和される。一方、半導体基板の表面上に形成されたゲ
ート３をマスクとしてドレイン領域７が形成されている
ので、これらゲート３およびドレイン領域７は非常に接
近して形成される。 −請求項３− ゲート絶縁膜１５がソース領域からドレイン領域に向う
にしたがってその膜厚がなめらかに厚くなるように形成
される一方、半導体基板１の表面に形成されたドレイン
領域１１の不純物濃度分布がなめらかに変化するように
形成されているので、ゲート電極３によるフィールドプ
レート効果がこのドレイン側で緩和され、ゲート電極３
下の電界がなめらかに変化し、ゲート−ドレイン間の電
界が緩和される。一方、ベース領域４を起点としてドレ
イン領域１１に向うとき、ゲート絶縁膜１５の膜厚がな
めらかに厚くなっているので、ＭＯＳＦＥＴのオン時に
形成される表面蓄積層もなめらかに減少する。一方、表
面蓄積層が徐々に弱くなる領域では、ドレイン領域１１
の不純物濃度がなめらかに高くなっているので、ベース
領域４からドレイン領域１１までの寄生直列抵抗を非常
に低くすることができる。
形のドレイン領域１１は、その不純物濃度分布がなめら
かに変化するように形成されているので、ゲート電極３
下の電界がなめらかに変化し、ゲート−ドレイン間の電
界が緩和される。一方、半導体基板１の表面上に形成さ
れたゲート３をマスクとしてドレイン領域１１が形成さ
れているので、これらゲート３およびドレイン領域１１
は非常に接近して形成される。 −請求項２− ゲート絶縁膜１５がソース領域からドレイン領域に向う
にしたがってその膜厚がなめらかに厚くなるように形成
されているので、ゲート電極３によるフィールドプレー
ト効果がこのドレイン側で緩和され、ゲート電極３下の
電界がなめらかに変化し、ゲート−ドレイン間の電界が
緩和される。一方、半導体基板の表面上に形成されたゲ
ート３をマスクとしてドレイン領域７が形成されている
ので、これらゲート３およびドレイン領域７は非常に接
近して形成される。 −請求項３− ゲート絶縁膜１５がソース領域からドレイン領域に向う
にしたがってその膜厚がなめらかに厚くなるように形成
される一方、半導体基板１の表面に形成されたドレイン
領域１１の不純物濃度分布がなめらかに変化するように
形成されているので、ゲート電極３によるフィールドプ
レート効果がこのドレイン側で緩和され、ゲート電極３
下の電界がなめらかに変化し、ゲート−ドレイン間の電
界が緩和される。一方、ベース領域４を起点としてドレ
イン領域１１に向うとき、ゲート絶縁膜１５の膜厚がな
めらかに厚くなっているので、ＭＯＳＦＥＴのオン時に
形成される表面蓄積層もなめらかに減少する。一方、表
面蓄積層が徐々に弱くなる領域では、ドレイン領域１１
の不純物濃度がなめらかに高くなっているので、ベース
領域４からドレイン領域１１までの寄生直列抵抗を非常
に低くすることができる。
【００１４】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
【００１５】
【実施例】以下、図面を参照して、本発明の実施例につ
いて詳細に説明する。 −第１実施例− 図１は、本発明による横形二重拡散ＭＯＳＦＥＴの製造
方法の第１実施例により製造されたＭＯＳＦＥＴを示す
図である。なお、以下の説明において、上述した従来例
と同様の構成要素については同一の符号を付し、その説
明を簡略化する。
いて詳細に説明する。 −第１実施例− 図１は、本発明による横形二重拡散ＭＯＳＦＥＴの製造
方法の第１実施例により製造されたＭＯＳＦＥＴを示す
図である。なお、以下の説明において、上述した従来例
と同様の構成要素については同一の符号を付し、その説
明を簡略化する。
【００１６】従来例と本実施例との相違点は、本実施例
のＭＯＳＦＥＴに不純物の濃度分布がなめらかに変化す
るドレイン領域１１が形成されている点である。すなわ
ち、本実施例では、Ｐ形ベース領域４と異なるＮ−形エ
ピタキシャル層１の表面の所定領域にＮ形のドレイン領
域１１が形成されており、Ｎ＋形のドレイン・コンタク
ト領域７はこのＮ形ドレイン領域１１の表面に形成され
ている。Ｎ形ドレイン領域１１は、Ｎ−形エピタキシャ
ル層１との境界部においてその不純物濃度分布がなめら
かに変化するように形成されている。また、本実施例で
は、図１７に示す従来例と同様に、ゲート３とドレイン
・コンタクト７とが上下に重なり合う部分を有している
。
のＭＯＳＦＥＴに不純物の濃度分布がなめらかに変化す
るドレイン領域１１が形成されている点である。すなわ
ち、本実施例では、Ｐ形ベース領域４と異なるＮ−形エ
ピタキシャル層１の表面の所定領域にＮ形のドレイン領
域１１が形成されており、Ｎ＋形のドレイン・コンタク
ト領域７はこのＮ形ドレイン領域１１の表面に形成され
ている。Ｎ形ドレイン領域１１は、Ｎ−形エピタキシャ
ル層１との境界部においてその不純物濃度分布がなめら
かに変化するように形成されている。また、本実施例で
は、図１７に示す従来例と同様に、ゲート３とドレイン
・コンタクト７とが上下に重なり合う部分を有している
。
【００１７】次に、図２〜図６を参照して、本発明によ
る横形二重拡散ＭＯＳＦＥＴの製造方法の第１実施例に
ついて説明する。 （１） ゲート形成（図２） 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面にゲート絶縁膜となるＳｉＯ２膜２を形成する
。 さらに、図示されないマスクを用いて、ゲートとなるポ
リシリコン膜３をＳｉＯ２膜２の表面の所定領域に形成
する。
る横形二重拡散ＭＯＳＦＥＴの製造方法の第１実施例に
ついて説明する。 （１） ゲート形成（図２） 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面にゲート絶縁膜となるＳｉＯ２膜２を形成する
。 さらに、図示されないマスクを用いて、ゲートとなるポ
リシリコン膜３をＳｉＯ２膜２の表面の所定領域に形成
する。
【００１８】（２） ベース、ドレイン形成（図３、
図４） ゲート３および図示されないマスクを用いて、Ｎ−形エ
ピタキシャル層１表面のベース領域４およびドレイン領
域１１となる箇所にＰ形およびＮ形の不純物をドープす
る（図３）。次に、このＰ形およびＮ形の不純物を高温
下において長時間拡散させて、Ｐ形ベース領域４および
Ｎ形ドレイン領域１１を形成する。拡散工程の温度、拡
散時間等の条件は、Ｎ形ドレイン領域１１とＮ−形エピ
タキシャル層１との境界部において、不純物濃度分布が
図５に示すようになめらかに変化するように適宜選択さ
れる。
図４） ゲート３および図示されないマスクを用いて、Ｎ−形エ
ピタキシャル層１表面のベース領域４およびドレイン領
域１１となる箇所にＰ形およびＮ形の不純物をドープす
る（図３）。次に、このＰ形およびＮ形の不純物を高温
下において長時間拡散させて、Ｐ形ベース領域４および
Ｎ形ドレイン領域１１を形成する。拡散工程の温度、拡
散時間等の条件は、Ｎ形ドレイン領域１１とＮ−形エピ
タキシャル層１との境界部において、不純物濃度分布が
図５に示すようになめらかに変化するように適宜選択さ
れる。
【００１９】（３） ソース、コンタクト等形成（図
６）ゲート３をマスクとして、ゲート絶縁膜２のエッチ
ングを行う。次いで、ベース領域４の表面の所定領域お
よびドレイン領域１１の表面の所定領域に不純物をドー
プし、これを拡散してＮ＋形ソース領域５、Ｐ＋形ベー
ス・コンタクト領域６およびＮ＋形ドレイン・コンタク
ト領域７を形成する。最後に、層間絶縁膜８となるＰＳ
Ｇ膜を堆積し、所定場所にコンタクト孔を開け、各アル
ミ（Ａｌ）電極（ドレイン電極９、ソース電極１０）を
形成する。
６）ゲート３をマスクとして、ゲート絶縁膜２のエッチ
ングを行う。次いで、ベース領域４の表面の所定領域お
よびドレイン領域１１の表面の所定領域に不純物をドー
プし、これを拡散してＮ＋形ソース領域５、Ｐ＋形ベー
ス・コンタクト領域６およびＮ＋形ドレイン・コンタク
ト領域７を形成する。最後に、層間絶縁膜８となるＰＳ
Ｇ膜を堆積し、所定場所にコンタクト孔を開け、各アル
ミ（Ａｌ）電極（ドレイン電極９、ソース電極１０）を
形成する。
【００２０】以上示した製造方法により、図１に示すよ
うな横形二重拡散ＭＯＳＦＥＴを製造することができる
。ここで、本実施例では、Ｎ形ドレイン領域１１とＮ−
形エピタキシャル層１との境界部の不純物濃度分布がな
めらかに変化しているので、ゲート電極３下の電界もな
めらかに変化する。従って、従来例のようなゲート３に
よるフィールドプレート効果が（特にドレイン側におい
て）緩和され、Ｎ＋形ドレイン・コンタクト領域７近傍
における電界の集中を抑制し得て、電子−正孔対（ホッ
トキャリア）の発生を低減させることができる。よって
、本実施例によれば、従来例のようなゲート絶縁膜２の
破壊、Ｎ−形エピタキシャル層１の降伏、ホットキャリ
アによるＭＯＳＦＥＴの破壊、特性劣化を防止すること
ができる。
うな横形二重拡散ＭＯＳＦＥＴを製造することができる
。ここで、本実施例では、Ｎ形ドレイン領域１１とＮ−
形エピタキシャル層１との境界部の不純物濃度分布がな
めらかに変化しているので、ゲート電極３下の電界もな
めらかに変化する。従って、従来例のようなゲート３に
よるフィールドプレート効果が（特にドレイン側におい
て）緩和され、Ｎ＋形ドレイン・コンタクト領域７近傍
における電界の集中を抑制し得て、電子−正孔対（ホッ
トキャリア）の発生を低減させることができる。よって
、本実施例によれば、従来例のようなゲート絶縁膜２の
破壊、Ｎ−形エピタキシャル層１の降伏、ホットキャリ
アによるＭＯＳＦＥＴの破壊、特性劣化を防止すること
ができる。
【００２１】また、本実施例ではゲート３とドレイン・
コンタクト７とがオーバラップする構造であるので、ゲ
ート３とドレイン・コンタクト７とが離れて形成された
従来例のような寄生直列抵抗およびオン抵抗の増大を抑
制することができる。
コンタクト７とがオーバラップする構造であるので、ゲ
ート３とドレイン・コンタクト７とが離れて形成された
従来例のような寄生直列抵抗およびオン抵抗の増大を抑
制することができる。
【００２２】特に、高耐圧のＭＯＳＦＥＴの場合、Ｎ−
形エピタキシャル層１の濃度を薄くする必要がある一方
で、良好なオーミックコンタクト特性を得るのにはＮ＋
形ドレイン・コンタクト領域７の濃度を濃くする必要が
あり、ドレイン・コンタクト近傍での電界の集中および
オン抵抗の増加の傾向が大きいため、本実施例のような
ドレイン領域１１を形成したことによる効果は大きい。
形エピタキシャル層１の濃度を薄くする必要がある一方
で、良好なオーミックコンタクト特性を得るのにはＮ＋
形ドレイン・コンタクト領域７の濃度を濃くする必要が
あり、ドレイン・コンタクト近傍での電界の集中および
オン抵抗の増加の傾向が大きいため、本実施例のような
ドレイン領域１１を形成したことによる効果は大きい。
【００２３】−第２実施例−
図７は、本発明による横形二重拡散ＭＯＳＦＥＴの製造
方法の第２実施例により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す図である。本実施例と上述した第１実施例
との相違点は、第１実施例のドレイン領域１１の代りに
、ゲート絶縁膜の厚さをソース（ベース）側とドレイン
側とで異ならせた点である。すなわち、本実施例におい
ては、Ｎ＋形ドレイン・コンタクト領域７の近傍部分に
おけるゲート絶縁膜（ＳｉＯ２膜）１５の膜厚が、それ
以外の部分より厚く形成され、その境界部において膜厚
がなめらかに変化している。なお、本実施例においても
、図１７に示す従来例と同様に、ゲート３とドレイン・
コンタクト７とが上下に重なり合う部分を有している。
方法の第２実施例により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す図である。本実施例と上述した第１実施例
との相違点は、第１実施例のドレイン領域１１の代りに
、ゲート絶縁膜の厚さをソース（ベース）側とドレイン
側とで異ならせた点である。すなわち、本実施例におい
ては、Ｎ＋形ドレイン・コンタクト領域７の近傍部分に
おけるゲート絶縁膜（ＳｉＯ２膜）１５の膜厚が、それ
以外の部分より厚く形成され、その境界部において膜厚
がなめらかに変化している。なお、本実施例においても
、図１７に示す従来例と同様に、ゲート３とドレイン・
コンタクト７とが上下に重なり合う部分を有している。
【００２４】次に、図８〜図１３を参照して、本発明に
よる横形二重拡散ＭＯＳＦＥＴの製造方法の第２実施例
について説明する。 （１） 酸化膜形成（図８） 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面に酸化膜１８を形成する。次に、酸化膜１８の
表面にＳｉ３Ｎ４膜１７を形成し、その一部を除去する
。
よる横形二重拡散ＭＯＳＦＥＴの製造方法の第２実施例
について説明する。 （１） 酸化膜形成（図８） 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面に酸化膜１８を形成する。次に、酸化膜１８の
表面にＳｉ３Ｎ４膜１７を形成し、その一部を除去する
。
【００２５】（２） フィールド酸化膜形成（図９）
Ｓｉ３Ｎ４膜１７をマスクとして、ＬＯＣＯＳ（ＬＯＣ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）に
よりフィールド酸化膜（絶縁膜）１９を形成する。この
フィールド酸化膜１９は周囲の酸化膜１８と一体化し、
この酸化膜１８に比較してその膜厚が厚く、しかも膜厚
の約半分がＮ−形エピタキシャル層１内に埋没する特徴
を有する。また、フィールド酸化膜１９は、Ｓｉ３Ｎ４
膜１７のエッジ部から横方向に食い込んで成長し、この
食い込み部１９ａの断面形状は鳥の嘴（バーズビーク：
ｂｉｒｄ’ｓ ｂｅａｋ）のようにその膜厚がなめらか
に変化している。従って、この食い込み部１９ａはバー
ズビークとも呼ばれる。このフィールド酸化膜１９の膜
厚分布は熱酸化条件によって制御可能である。
Ｓｉ３Ｎ４膜１７をマスクとして、ＬＯＣＯＳ（ＬＯＣ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）に
よりフィールド酸化膜（絶縁膜）１９を形成する。この
フィールド酸化膜１９は周囲の酸化膜１８と一体化し、
この酸化膜１８に比較してその膜厚が厚く、しかも膜厚
の約半分がＮ−形エピタキシャル層１内に埋没する特徴
を有する。また、フィールド酸化膜１９は、Ｓｉ３Ｎ４
膜１７のエッジ部から横方向に食い込んで成長し、この
食い込み部１９ａの断面形状は鳥の嘴（バーズビーク：
ｂｉｒｄ’ｓ ｂｅａｋ）のようにその膜厚がなめらか
に変化している。従って、この食い込み部１９ａはバー
ズビークとも呼ばれる。このフィールド酸化膜１９の膜
厚分布は熱酸化条件によって制御可能である。
【００２６】（３） ゲート形成（図１０、図１１）
Ｓｉ３Ｎ４膜１７を絶縁膜１８、１９上から除去した後
（図１０参照）、図示されないマスクを用いてゲート３
となるポリシリコン膜を絶縁膜１８、１９上に形成する
（図１１参照）。このゲート３は、薄い酸化膜１８およ
びフィールド酸化膜１９の双方を跨ぐ領域に形成される
。
Ｓｉ３Ｎ４膜１７を絶縁膜１８、１９上から除去した後
（図１０参照）、図示されないマスクを用いてゲート３
となるポリシリコン膜を絶縁膜１８、１９上に形成する
（図１１参照）。このゲート３は、薄い酸化膜１８およ
びフィールド酸化膜１９の双方を跨ぐ領域に形成される
。
【００２７】（４） ベース、ソース、ドレイン等形
成（図１２、図１３） ゲート３が形成された部分以外のフィールド酸化膜１９
をエッチングにより除去する。次いで、二重拡散法を用
いてＰ形ベース領域４、Ｎ＋形ソース領域５およびドレ
イン領域であるＮ＋形コンタクト領域７を形成し、さら
にＰ＋形ベース・コンタクト領域６を形成する。最後に
、ゲート３をマスクとして酸化膜１８を除去した後、層
間絶縁膜８となるＰＳＧ膜を堆積し、所定場所にコンタ
クト孔を開け、各アルミ（Ａｌ）電極（ドレイン電極９
、ソース電極１０）を形成する。
成（図１２、図１３） ゲート３が形成された部分以外のフィールド酸化膜１９
をエッチングにより除去する。次いで、二重拡散法を用
いてＰ形ベース領域４、Ｎ＋形ソース領域５およびドレ
イン領域であるＮ＋形コンタクト領域７を形成し、さら
にＰ＋形ベース・コンタクト領域６を形成する。最後に
、ゲート３をマスクとして酸化膜１８を除去した後、層
間絶縁膜８となるＰＳＧ膜を堆積し、所定場所にコンタ
クト孔を開け、各アルミ（Ａｌ）電極（ドレイン電極９
、ソース電極１０）を形成する。
【００２８】以上示した製造方法により、図７に示すよ
うな横形二重拡散ＭＯＳＦＥＴを製造することができる
。ここで、本実施例では、ソース側からドレイン側に向
ってゲート絶縁膜１５の膜厚がなめらかに厚くなってい
るので、ゲート電極３下の電界もなめらかに変化する。 従って、従来例のようなゲート３によるフィールドプレ
ート効果がドレイン側において緩和され、Ｎ＋形ドレイ
ン・コンタクト領域７近傍における電界の集中を抑制し
得て、電子−正孔対（ホットキャリア）の発生を低減さ
せることができる。よって、本実施例によれば、上述の
第１実施例と同様の作用効果を得ることができる。
うな横形二重拡散ＭＯＳＦＥＴを製造することができる
。ここで、本実施例では、ソース側からドレイン側に向
ってゲート絶縁膜１５の膜厚がなめらかに厚くなってい
るので、ゲート電極３下の電界もなめらかに変化する。 従って、従来例のようなゲート３によるフィールドプレ
ート効果がドレイン側において緩和され、Ｎ＋形ドレイ
ン・コンタクト領域７近傍における電界の集中を抑制し
得て、電子−正孔対（ホットキャリア）の発生を低減さ
せることができる。よって、本実施例によれば、上述の
第１実施例と同様の作用効果を得ることができる。
【００２９】また、本実施例もゲート３とドレイン・コ
ンタクト７とがオーバラップする構造であるので、ゲー
ト３とドレイン・コンタクト７とが離れて形成された従
来例のような寄生直列抵抗およびオン抵抗の増大を抑制
することができる。
ンタクト７とがオーバラップする構造であるので、ゲー
ト３とドレイン・コンタクト７とが離れて形成された従
来例のような寄生直列抵抗およびオン抵抗の増大を抑制
することができる。
【００３０】−第３実施例−
図１４は、本発明による横形二重拡散ＭＯＳＦＥＴの製
造方法の第３実施例により製造された横形二重拡散ＭＯ
ＳＦＥＴを示す図である。本実施例のＭＯＳＦＥＴは、
上述の第１実施例と第２実施例の特徴を兼ね備えたもの
である。
造方法の第３実施例により製造された横形二重拡散ＭＯ
ＳＦＥＴを示す図である。本実施例のＭＯＳＦＥＴは、
上述の第１実施例と第２実施例の特徴を兼ね備えたもの
である。
【００３１】すなわち、本実施例では、Ｐ形ベース領域
４と異なるＮ−形エピタキシャル層１の表面の所定領域
にＮ形のドレイン領域１１が形成されており、Ｎ＋形の
ドレイン・コンタクト領域７はこのＮ形ドレイン領域１
１の表面に形成されている。Ｎ形ドレイン領域１１は、
Ｎ−形エピタキシャル層１との境界部においてその不純
物濃度分布がなめらかに変化するように形成されている
。また、本実施例においては、Ｎ形ドレイン領域１１の
近傍部分におけるゲート絶縁膜（ＳｉＯ２膜）１５の膜
厚が、それ以外の部分より厚く形成され、その境界部に
おいて膜厚がなめらかに変化している。なお、本実施例
においても、図１７に示す従来例と同様に、ゲート３と
ドレイン・コンタクト７とが上下に重なり合う部分を有
している。
４と異なるＮ−形エピタキシャル層１の表面の所定領域
にＮ形のドレイン領域１１が形成されており、Ｎ＋形の
ドレイン・コンタクト領域７はこのＮ形ドレイン領域１
１の表面に形成されている。Ｎ形ドレイン領域１１は、
Ｎ−形エピタキシャル層１との境界部においてその不純
物濃度分布がなめらかに変化するように形成されている
。また、本実施例においては、Ｎ形ドレイン領域１１の
近傍部分におけるゲート絶縁膜（ＳｉＯ２膜）１５の膜
厚が、それ以外の部分より厚く形成され、その境界部に
おいて膜厚がなめらかに変化している。なお、本実施例
においても、図１７に示す従来例と同様に、ゲート３と
ドレイン・コンタクト７とが上下に重なり合う部分を有
している。
【００３２】次に、図１５〜図１６を参照して、本発明
による横形二重拡散ＭＯＳＦＥＴの製造方法の第３実施
例について説明する。 （１） 酸化膜、ゲート形成 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面にＳｉＯ２膜１８を形成する。次に、ＳｉＯ２
膜１５の表面にＳｉ３Ｎ４膜１７を形成し、その一部を
除去する。次いで、Ｓｉ３Ｎ４膜１７をマスクとして、
ＬＯＣＯＳによりフィールド酸化膜（絶縁膜）１９を形
成する。 さらに、Ｓｉ３Ｎ４膜１７を絶縁膜１８、１９上から除
去した後、図示されないマスクを用いてゲート３となる
ポリシリコン膜を絶縁膜１８、１９上に形成する。この
ゲート３は、薄い酸化膜１８およびフィールド酸化膜１
９の双方を跨ぐ領域に形成される。なお、以上の工程は
上述の第２実施例と同様であり、図示は省略する。
による横形二重拡散ＭＯＳＦＥＴの製造方法の第３実施
例について説明する。 （１） 酸化膜、ゲート形成 図示されないＮ＋またはＰ＋形シリコン基板上にＮ−形
のエピタキシャル層１を成長させた後、酸化工程により
その表面にＳｉＯ２膜１８を形成する。次に、ＳｉＯ２
膜１５の表面にＳｉ３Ｎ４膜１７を形成し、その一部を
除去する。次いで、Ｓｉ３Ｎ４膜１７をマスクとして、
ＬＯＣＯＳによりフィールド酸化膜（絶縁膜）１９を形
成する。 さらに、Ｓｉ３Ｎ４膜１７を絶縁膜１８、１９上から除
去した後、図示されないマスクを用いてゲート３となる
ポリシリコン膜を絶縁膜１８、１９上に形成する。この
ゲート３は、薄い酸化膜１８およびフィールド酸化膜１
９の双方を跨ぐ領域に形成される。なお、以上の工程は
上述の第２実施例と同様であり、図示は省略する。
【００３３】（２） ベース、ドレイン形成（図１５
）ゲート３が形成された部分以外のフィールド酸化膜１
９をエッチングにより除去する。次に、ゲート３および
図示されないマスクを用いて、Ｎ−形エピタキシャル層
１表面のベース領域４およびドレイン領域１１となる箇
所にＰ形およびＮ形の不純物をドープする。さらに、こ
のＰ形およびＮ形の不純物を高温下において長時間拡散
させて、Ｐ形ベース領域４およびＮ形ドレイン領域１１
を形成する。
）ゲート３が形成された部分以外のフィールド酸化膜１
９をエッチングにより除去する。次に、ゲート３および
図示されないマスクを用いて、Ｎ−形エピタキシャル層
１表面のベース領域４およびドレイン領域１１となる箇
所にＰ形およびＮ形の不純物をドープする。さらに、こ
のＰ形およびＮ形の不純物を高温下において長時間拡散
させて、Ｐ形ベース領域４およびＮ形ドレイン領域１１
を形成する。
【００３４】（３） ソース、コンタクト等形成（図
１６） ゲート３をマスクとして、ゲート絶縁膜２のエッチング
を行う。次いで、ベース領域４の表面の所定領域および
ドレイン領域１１の表面の所定領域に不純物をドープし
、これを拡散してＮ＋形ソース領域５、Ｐ＋形ベース・
コンタクト領域６およびＮ＋形ドレイン・コンタクト領
域７を形成する。最後に、ゲート３をマスクとして酸化
膜１８を除去した後、層間絶縁膜８となるＰＳＧ膜を堆
積し、所定場所にコンタクト孔を開け、各アルミ（Ａｌ
）電極（ドレイン電極９、ソース電極１０）を形成する
。
１６） ゲート３をマスクとして、ゲート絶縁膜２のエッチング
を行う。次いで、ベース領域４の表面の所定領域および
ドレイン領域１１の表面の所定領域に不純物をドープし
、これを拡散してＮ＋形ソース領域５、Ｐ＋形ベース・
コンタクト領域６およびＮ＋形ドレイン・コンタクト領
域７を形成する。最後に、ゲート３をマスクとして酸化
膜１８を除去した後、層間絶縁膜８となるＰＳＧ膜を堆
積し、所定場所にコンタクト孔を開け、各アルミ（Ａｌ
）電極（ドレイン電極９、ソース電極１０）を形成する
。
【００３５】従って、本実施例によっても、第１、第２
実施例と同様の作用効果を得ることができる。
実施例と同様の作用効果を得ることができる。
【００３６】特に、本実施例ではドレイン領域１１の不
純物濃度分布およびゲート絶縁膜１５３の膜厚の変化の
割合を適宜選択することによって、最適なオン抵抗を得
ることができる。これは、以下の理由による。すなわち
、ベース領域４を起点としてドレイン領域１１に向うと
き、ゲート絶縁膜１５の膜厚がなめらかに厚くなるに連
れて、ＭＯＳＦＥＴのオン時に形成される表面蓄積層も
なめらかに減少する。一方、表面蓄積層が徐々に弱くな
る領域では、ドレイン領域の不純物濃度がなめらかに高
くなっている。その結果、ベース領域４からドレイン領
域１１までの電流の経路が確保でき、寄生直列抵抗を極
限まで抑制することができる。
純物濃度分布およびゲート絶縁膜１５３の膜厚の変化の
割合を適宜選択することによって、最適なオン抵抗を得
ることができる。これは、以下の理由による。すなわち
、ベース領域４を起点としてドレイン領域１１に向うと
き、ゲート絶縁膜１５の膜厚がなめらかに厚くなるに連
れて、ＭＯＳＦＥＴのオン時に形成される表面蓄積層も
なめらかに減少する。一方、表面蓄積層が徐々に弱くな
る領域では、ドレイン領域の不純物濃度がなめらかに高
くなっている。その結果、ベース領域４からドレイン領
域１１までの電流の経路が確保でき、寄生直列抵抗を極
限まで抑制することができる。
【００３７】なお、本発明の横形二重拡散ＭＯＳＦＥＴ
の製造方法は、その細部が前記実施例に限定されず、種
々の変形例が可能である。
の製造方法は、その細部が前記実施例に限定されず、種
々の変形例が可能である。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン領域の不純物濃度分布をなめらかに変化
させ、あるいはゲート電極の膜厚をドレイン領域に向っ
てなめらかに厚くなるように形成したので、このゲート
電極下の電界がなめらかに変化し、ゲート電極によるフ
ィールドプレート効果をドレイン側において緩和するこ
とができる。従って、従来のようなゲート−ドレイン間
での電界の集中を抑制し、ゲート絶縁膜の破壊やＭＯＳ
ＦＥＴの特性の劣化を防止することができる。しかも、
ゲートをマスクとしてドレイン領域を形成しているので
、これらゲートおよびドレイン領域が近接して形成され
、ゲートとドレイン領域とを離して形成した場合のよう
な寄生直列抵抗、オン抵抗の増大を抑制することができ
る。
れば、ドレイン領域の不純物濃度分布をなめらかに変化
させ、あるいはゲート電極の膜厚をドレイン領域に向っ
てなめらかに厚くなるように形成したので、このゲート
電極下の電界がなめらかに変化し、ゲート電極によるフ
ィールドプレート効果をドレイン側において緩和するこ
とができる。従って、従来のようなゲート−ドレイン間
での電界の集中を抑制し、ゲート絶縁膜の破壊やＭＯＳ
ＦＥＴの特性の劣化を防止することができる。しかも、
ゲートをマスクとしてドレイン領域を形成しているので
、これらゲートおよびドレイン領域が近接して形成され
、ゲートとドレイン領域とを離して形成した場合のよう
な寄生直列抵抗、オン抵抗の増大を抑制することができ
る。
【図１】本発明の第１実施例である横形二重拡散ＭＯＳ
ＦＥＴの製造方法により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴの製造方法により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す断面図である。
【図２】本発明の第１実施例である横形二重拡散ＭＯＳ
ＦＥＴの製造方法を説明するための工程図である。
ＦＥＴの製造方法を説明するための工程図である。
【図３】図２に続く工程図である。
【図４】図３に続く工程図である。
【図５】本発明の第１実施例による横形二重拡散ＭＯＳ
ＦＥＴのドレイン領域内部における不純物濃度分布を示
す図である。
ＦＥＴのドレイン領域内部における不純物濃度分布を示
す図である。
【図６】図４に続く工程図である。
【図７】本発明の第２実施例である横形二重拡散ＭＯＳ
ＦＥＴの製造方法により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴの製造方法により製造された横形二重拡散ＭＯＳ
ＦＥＴを示す断面図である。
【図８】本発明の第２実施例である横形二重拡散ＭＯＳ
ＦＥＴの製造方法を説明するための工程図である。
ＦＥＴの製造方法を説明するための工程図である。
【図９】図８に続く工程図である。
【図１０】図９に続く工程図である。
【図１１】図１０に続く工程図である。
【図１２】図１１に続く工程図である。
【図１３】図１２に続く工程図である。
【図１４】本発明の第３実施例である横形二重拡散ＭＯ
ＳＦＥＴの製造方法により製造された横形二重拡散ＭＯ
ＳＦＥＴを示す断面図である。
ＳＦＥＴの製造方法により製造された横形二重拡散ＭＯ
ＳＦＥＴを示す断面図である。
【図１５】本発明の第３実施例である横形二重拡散ＭＯ
ＳＦＥＴの製造方法を説明するための工程図である。
ＳＦＥＴの製造方法を説明するための工程図である。
【図１６】図１５に続く工程図である。
【図１７】従来の横形二重拡散ＭＯＳＦＥＴの一例を示
す断面図である。
す断面図である。
【図１８】従来の横形二重拡散ＭＯＳＦＥＴの他の例を
示す断面図である。
示す断面図である。
１ Ｎ−形エピタキシャル層
２、１５ ゲート絶縁膜
３ ゲート
４ Ｐ形ベース領域
５ Ｎ＋形ソース領域
６ Ｐ＋形ベース・コンタクト領域
７ Ｎ＋形ドレイン・コンタクト領域９ ドレイン
電極 １０ ソース電極 １１ Ｎ形ドレイン領域 １７ Ｓｉ３Ｎ４膜 １８ 酸化膜 １９ フィールド酸化膜
電極 １０ ソース電極 １１ Ｎ形ドレイン領域 １７ Ｓｉ３Ｎ４膜 １８ 酸化膜 １９ フィールド酸化膜
Claims (3)
- 【請求項１】 第１導電形の半導体基板の表面上の所
定領域にゲート絶縁膜を介してゲートを形成し、このゲ
ートをマスクとして前記半導体基板の表面に第２導電形
のベース領域および第１導電形のドレイン領域を形成す
るとともに、このベース領域内に第１導電形のソース領
域を形成して横形二重拡散ＭＯＳＦＥＴを製造する方法
において、前記半導体基板の表面に第１導電形の不純物
をドープした後、この不純物の濃度分布がなめらかに変
化するように不純物を拡散させて第１導電形のドレイン
領域を形成することを特徴とする横形二重拡散ＭＯＳＦ
ＥＴの製造方法。 - 【請求項２】 第１導電形の半導体基板の表面上の所
定領域にゲート絶縁膜を介してゲートを形成し、このゲ
ートをマスクとして前記半導体基板の表面に第２導電形
のベース領域および第１導電形のドレイン領域を形成す
るとともに、このベース領域内に第１導電形のソース領
域を形成して横形二重拡散ＭＯＳＦＥＴを製造する方法
において、前記半導体基板の表面に酸化膜を形成した後
、この酸化膜の一部に周囲より膜厚の厚いフィールド酸
化膜を選択酸化法により形成し、これら酸化膜およびフ
ィールド酸化膜の双方を跨ぐようにゲートを形成するこ
とでソース領域からドレイン領域に向うにしたがってな
めらかに膜厚が厚くなるゲート絶縁膜を形成することを
特徴とする横形二重拡散ＭＯＳＦＥＴの製造方法。 - 【請求項３】 第１導電形の半導体基板の表面上の所
定領域にゲート絶縁膜を介してゲートを形成し、このゲ
ートをマスクとして前記半導体基板の表面に第２導電形
のベース領域および第１導電形のドレイン領域を形成す
るとともに、このベース領域内に第１導電形のソース領
域を形成して横形二重拡散ＭＯＳＦＥＴを製造する方法
において、前記半導体基板の表面に酸化膜を形成した後
、この酸化膜の一部に周囲より膜厚の厚いフィールド酸
化膜を選択酸化法により形成し、これら酸化膜およびフ
ィールド酸化膜の双方を跨ぐようにゲートを形成するこ
とでソース領域からドレイン領域に向うにしたがってな
めらかに膜厚が厚くなるゲート絶縁膜を形成し、さらに
ドレイン領域側の前記半導体基板の表面に第１導電形の
不純物をドープした後、この不純物の濃度分布がなめら
かに変化するように不純物を拡散させて第１導電形のド
レイン領域を形成することを特徴とする横形二重拡散Ｍ
ＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056016A JPH04273165A (ja) | 1991-02-27 | 1991-02-27 | 横形二重拡散ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056016A JPH04273165A (ja) | 1991-02-27 | 1991-02-27 | 横形二重拡散ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273165A true JPH04273165A (ja) | 1992-09-29 |
Family
ID=13015267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056016A Pending JPH04273165A (ja) | 1991-02-27 | 1991-02-27 | 横形二重拡散ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273165A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302903A (ja) * | 1994-04-28 | 1995-11-14 | Nippon Motorola Ltd | Ｌｄｍｏｓ・ｆｅｔ |
| JPH08255913A (ja) * | 1995-02-21 | 1996-10-01 | Sgs Thomson Microelectron Srl | 高電圧ｍｏｓｆｅｔの構造とその製作のためのプロセス |
| JP2000349165A (ja) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | 半導体集積回路装置と半導体集積回路装置の製造方法 |
| JP2001352070A (ja) * | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP2002314066A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| WO2004038805A1 (ja) * | 2002-10-25 | 2004-05-06 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| WO2005029590A1 (ja) * | 2003-09-18 | 2005-03-31 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| JP2005332891A (ja) * | 2004-05-18 | 2005-12-02 | Denso Corp | 半導体装置 |
-
1991
- 1991-02-27 JP JP3056016A patent/JPH04273165A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302903A (ja) * | 1994-04-28 | 1995-11-14 | Nippon Motorola Ltd | Ｌｄｍｏｓ・ｆｅｔ |
| JPH08255913A (ja) * | 1995-02-21 | 1996-10-01 | Sgs Thomson Microelectron Srl | 高電圧ｍｏｓｆｅｔの構造とその製作のためのプロセス |
| JP2000349165A (ja) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | 半導体集積回路装置と半導体集積回路装置の製造方法 |
| JP2001352070A (ja) * | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP2002314066A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| WO2004038805A1 (ja) * | 2002-10-25 | 2004-05-06 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| US7173308B2 (en) | 2002-10-25 | 2007-02-06 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel DMOS, method for manufacturing same and semiconductor device |
| WO2005029590A1 (ja) * | 2003-09-18 | 2005-03-31 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| US6946705B2 (en) | 2003-09-18 | 2005-09-20 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device |
| JP2005332891A (ja) * | 2004-05-18 | 2005-12-02 | Denso Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10263082B2 (en) | Semiconductor device having a gate electrode formed inside a trench | |
| JP4123636B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| US7795675B2 (en) | Termination for trench MIS device | |
| JP5649597B2 (ja) | トレンチｍｉｓデバイスの終端領域の作製プロセスおよび、ｍｉｓデバイスを含む半導体ダイとその形成方法 | |
| US7968941B2 (en) | Semiconductor device | |
| KR100423249B1 (ko) | 횡형 반도체장치 | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| JP5693851B2 (ja) | 半導体装置 | |
| JP7127389B2 (ja) | 炭化珪素半導体装置 | |
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| US6030870A (en) | High density MOS technology power device | |
| SE513284C3 (sv) | Halvledarkomponent med linjär ström-till-spänningskarakteristik | |
| SE513284C2 (sv) | Halvledarkomponent med linjär ström-till-spänningskarasterik | |
| US7732862B2 (en) | Power semiconductor device having improved performance and method | |
| JPH04273165A (ja) | 横形二重拡散ｍｏｓｆｅｔの製造方法 | |
| JP2000188397A (ja) | 半導体装置及びその製造方法 | |
| JP2008172007A (ja) | 絶縁ゲート型炭化珪素半導体装置とその製造方法。 | |
| JP3372176B2 (ja) | 半導体装置とその製造方法 | |
| WO2023278794A2 (en) | Silicon carbide power device with an enhanced junction field effect transistor region | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| JP7750312B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| US20240234495A1 (en) | Gate trench power semiconductor devices having self-aligned trench shielding regions and related methods | |
| JPWO2019116481A1 (ja) | ワイドギャップ半導体装置 |