JPH04273612A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
- Publication number
- JPH04273612A JPH04273612A JP3033773A JP3377391A JPH04273612A JP H04273612 A JPH04273612 A JP H04273612A JP 3033773 A JP3033773 A JP 3033773A JP 3377391 A JP3377391 A JP 3377391A JP H04273612 A JPH04273612 A JP H04273612A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- clock
- pulse width
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅調整回路に関す
る。
る。
【０００２】
【従来の技術】従来、この種のパルス幅調整回路は、パ
ルスの立ち上がり又は立ち下がりから一定のパルス幅を
設定するような回路となっていた。また、パルス幅を微
調整する場合は、人手による調整を行っていた。
ルスの立ち上がり又は立ち下がりから一定のパルス幅を
設定するような回路となっていた。また、パルス幅を微
調整する場合は、人手による調整を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のパルス
幅調整回路は調整されたパルス幅が一定長であるため、
高周波設定のパルス幅調整回路に低周波のクロックパル
スを入力した場合、周期に対してパルス幅が極端に短く
なり、クロックを低周波に切り替えたメリットがなくな
ると同時に、場合によっては動作クロックに対して十分
なマージンが保証できなくなる。また、低周波設定のパ
ルス幅調整回路に対して高周波のクロックパルスを入力
した場合、正常なクロック波形が出力されないという欠
点がある。
幅調整回路は調整されたパルス幅が一定長であるため、
高周波設定のパルス幅調整回路に低周波のクロックパル
スを入力した場合、周期に対してパルス幅が極端に短く
なり、クロックを低周波に切り替えたメリットがなくな
ると同時に、場合によっては動作クロックに対して十分
なマージンが保証できなくなる。また、低周波設定のパ
ルス幅調整回路に対して高周波のクロックパルスを入力
した場合、正常なクロック波形が出力されないという欠
点がある。
【０００４】
【課題を解決するための手段】第１の発明のパルス幅調
整回路は、発振器の出力をクロック入力としてカウンタ
回路に入力し、カウンタ回路の出力ビットをそれぞれ第
１のフリップフロップに入力すると共に、外部回路より
受けた被調整クロックを前記第１のフリップフロップの
クロック信号として使用すると共に前記カウンタ回路の
リセット信号として使用し、前記第１のフリップフロッ
プの各ビットの出力と前記カウンタ回路の各ビットの出
力をそれぞれ比較する比較回路に入力し、前記第１のフ
リップフロップの値の１／２と前記カウンタ回路の値が
等しくなったとき、第２のフリップフロップのリセット
を行い、かつ、前記第２のフリップフロップを外部回路
より受けた被調整クロックによりセットすること含んで
構成される。
整回路は、発振器の出力をクロック入力としてカウンタ
回路に入力し、カウンタ回路の出力ビットをそれぞれ第
１のフリップフロップに入力すると共に、外部回路より
受けた被調整クロックを前記第１のフリップフロップの
クロック信号として使用すると共に前記カウンタ回路の
リセット信号として使用し、前記第１のフリップフロッ
プの各ビットの出力と前記カウンタ回路の各ビットの出
力をそれぞれ比較する比較回路に入力し、前記第１のフ
リップフロップの値の１／２と前記カウンタ回路の値が
等しくなったとき、第２のフリップフロップのリセット
を行い、かつ、前記第２のフリップフロップを外部回路
より受けた被調整クロックによりセットすること含んで
構成される。
【０００５】第２の発明のパルス幅調整回路は、調整さ
れる信号の周波数が低い場合、使用する発振器の周波数
の分周を行う、パルス幅調整回路の発振器とカウンタ回
路の間に分周回路と選択回路を追加し、前記カウンタ回
路のオーバーフローおよび前記カウンタ回路の最終ビッ
トにより選択回路が動作し、分周された信号の内どれを
カウンタのクロックとして使用するかを決定することを
含んで構成される。
れる信号の周波数が低い場合、使用する発振器の周波数
の分周を行う、パルス幅調整回路の発振器とカウンタ回
路の間に分周回路と選択回路を追加し、前記カウンタ回
路のオーバーフローおよび前記カウンタ回路の最終ビッ
トにより選択回路が動作し、分周された信号の内どれを
カウンタのクロックとして使用するかを決定することを
含んで構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示すブロック図、図
２は図１に示すパルス幅調整回路の動作を示すタイミン
グチャートである。図１，図２を参照しながら動作につ
いて説明する。なお、図１で用いたフリップフロップ及
びカウンタについては、波形の立ち下がりエッジにて動
作する。パルス幅作成回路に入力された被調整クロック
入力１２は立ち上がりエッジに対して一定のパルス幅を
持つ出力波形１３に整形される。カウンタ回路３は発振
器２の出力１１をクロック入力として動作している。こ
こでパルス幅作成回路１の反転出力１４によりカウンタ
回路３はリセットされすべての出力ａ，ｂ，ｃ，ｄは０
レベルとなる。（タイミング２２）カウンタ回路３この
後、発振器２のクロックにより０からカウントを開始す
る。この動作を被調整クロックの一周期分行った後パル
ス幅作成回路１の出力１３の立ち上がりでカウンタ回路
３のカウント結果がフリップフロップＢ４に取り込まれ
ると同時にカウンタ回路３はリセットされる。ここで、
フリップフロップＢ４に取り込まれるのは、カウンタ回
路３のｂ，ｃ，ｄの下位１ビットを除く３ビットで値と
しては、カウント結果の半分の値となる。
る。図１は本発明の第１の実施例を示すブロック図、図
２は図１に示すパルス幅調整回路の動作を示すタイミン
グチャートである。図１，図２を参照しながら動作につ
いて説明する。なお、図１で用いたフリップフロップ及
びカウンタについては、波形の立ち下がりエッジにて動
作する。パルス幅作成回路に入力された被調整クロック
入力１２は立ち上がりエッジに対して一定のパルス幅を
持つ出力波形１３に整形される。カウンタ回路３は発振
器２の出力１１をクロック入力として動作している。こ
こでパルス幅作成回路１の反転出力１４によりカウンタ
回路３はリセットされすべての出力ａ，ｂ，ｃ，ｄは０
レベルとなる。（タイミング２２）カウンタ回路３この
後、発振器２のクロックにより０からカウントを開始す
る。この動作を被調整クロックの一周期分行った後パル
ス幅作成回路１の出力１３の立ち上がりでカウンタ回路
３のカウント結果がフリップフロップＢ４に取り込まれ
ると同時にカウンタ回路３はリセットされる。ここで、
フリップフロップＢ４に取り込まれるのは、カウンタ回
路３のｂ，ｃ，ｄの下位１ビットを除く３ビットで値と
しては、カウント結果の半分の値となる。
【０００７】この値とカウンタ回路３の下位３ビットを
比較回路５，６，７で比較することにより被調整クロッ
ク波形１２の周期の１／２である位置が判別できる。タ
イミング２４がこれに相当し、比較回路５，６，７をＡ
ＮＤゲート８に入力した出力は１９に示すような波形と
なる。この波形１９とパルス幅作成回路１の出力１２を
ＯＲゲート９に入力した結果が２０で示す波形で、この
波形２０をフリップフロップＡ１０のクロック入力に入
れ動作させた出力波形が２１に示す波形である。
比較回路５，６，７で比較することにより被調整クロッ
ク波形１２の周期の１／２である位置が判別できる。タ
イミング２４がこれに相当し、比較回路５，６，７をＡ
ＮＤゲート８に入力した出力は１９に示すような波形と
なる。この波形１９とパルス幅作成回路１の出力１２を
ＯＲゲート９に入力した結果が２０で示す波形で、この
波形２０をフリップフロップＡ１０のクロック入力に入
れ動作させた出力波形が２１に示す波形である。
【０００８】下に示した被調整用クロック波形と比べて
も明らかなようにパルス幅は約１：１に調整されている
。なお、ＡＮＤ／ＮＡＮＤゲート８から出力されている
フリップフロップＡ１０へのリセット信号は入力波形１
２との位相を合わせることを目的としている。また、こ
こでは被調整クロックのパルス幅が周期の１／２より大
きい時の例で動作の説明を行ったが、パルス幅が周期の
１／２より小さいときでも、本回路の動作はまったく変
わりがない。
も明らかなようにパルス幅は約１：１に調整されている
。なお、ＡＮＤ／ＮＡＮＤゲート８から出力されている
フリップフロップＡ１０へのリセット信号は入力波形１
２との位相を合わせることを目的としている。また、こ
こでは被調整クロックのパルス幅が周期の１／２より大
きい時の例で動作の説明を行ったが、パルス幅が周期の
１／２より小さいときでも、本回路の動作はまったく変
わりがない。
【０００９】図３は本発明の第２の実施例を示すブロッ
ク図である。基本的には、図１のブロック図に分周回路
２５と選択回路２６を追加した構成となっている。第１
の実施例では、発振器とカウンタ回路で構成される周期
のカウント回路が、カウンタ回路のビット数や発振器の
周波数等の制限事項により、被調整クロックの周期が調
整範囲外に出た時、誤動作を起こし正常な調整動作を行
わない。
ク図である。基本的には、図１のブロック図に分周回路
２５と選択回路２６を追加した構成となっている。第１
の実施例では、発振器とカウンタ回路で構成される周期
のカウント回路が、カウンタ回路のビット数や発振器の
周波数等の制限事項により、被調整クロックの周期が調
整範囲外に出た時、誤動作を起こし正常な調整動作を行
わない。
【００１０】このため、分周回路２５を設け、選択周波
数を複数設定しておく。この後段に選択回路２６を設定
しておき、カウンタ回路がオーバーフローを起こした時
は、クロックに使用する周波数は低いものを選択し、逆
にカウンタ回路の最上ビット（カウンタ回路３の出力ｄ
）が０の時は、高い周波数を選択するようにしておく。 この処理は１周期について１ステップずつ行う、すなわ
ち、高周波あるいは低周波切り替えについては周波数を
徐々に切り替えていくことにより、数周期にて適正なパ
ルス幅を持ったクロック波形を得ることが出きる。
数を複数設定しておく。この後段に選択回路２６を設定
しておき、カウンタ回路がオーバーフローを起こした時
は、クロックに使用する周波数は低いものを選択し、逆
にカウンタ回路の最上ビット（カウンタ回路３の出力ｄ
）が０の時は、高い周波数を選択するようにしておく。 この処理は１周期について１ステップずつ行う、すなわ
ち、高周波あるいは低周波切り替えについては周波数を
徐々に切り替えていくことにより、数周期にて適正なパ
ルス幅を持ったクロック波形を得ることが出きる。
【００１１】
【発明の効果】以上説明したように本発明は、発振器と
カウンタ回路によりパルス幅のデューティー比が約１：
１になるよう自動的に調整することにより、いかなる周
波数のクロックを入力しても装置のどの回路でも十分な
マージンを保証できる効果があり、かつ、発振器の後段
に分周回路を設け、分周を行った数種類の周波数を切り
替え回路により選択することにより、調整されるクロッ
クの周波数が広範囲で調整できる効果がある。
カウンタ回路によりパルス幅のデューティー比が約１：
１になるよう自動的に調整することにより、いかなる周
波数のクロックを入力しても装置のどの回路でも十分な
マージンを保証できる効果があり、かつ、発振器の後段
に分周回路を設け、分周を行った数種類の周波数を切り
替え回路により選択することにより、調整されるクロッ
クの周波数が広範囲で調整できる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１の動作を示すタイミングチャートである。
【図３】本発明の第２の実施例を示すブロック図である
。
。
１ パルス幅作成回路
２ 発振器
３ カウンタ回路
４ フリップフロップＢ
５，６，７ 比較回路
８ ＡＮＤ／ＮＡＮＤゲート
９ ＯＲゲート
１０ フリップフロップＡ
１１ 発振器２の出力
１２ 被調整クロック入力
１３ パルス幅作成回路１の出力波形１４
パルス幅作成回路１の反転出力波形１５ カウ
ンタ３のａの出力波形１６ カウンタ３のｂ出力
波形 １７ カウンタ３のｃ出力波形 １８ カウンタ３のｄ出力波形 １９ ＡＮＤゲート８出力波形 ２０ ＯＲゲート９出力波形 ２１ フリップフロップ１０出力波形２２
カウンタ回路３のリセットタイミング２３ カ
ウンタ回路３からフリップフロップ４へデータセットタ
イミング ２４ 比較回路５，６，７がすべて１となるタイ
ミング ２５ 分周回路 ２６ 選択回路
パルス幅作成回路１の反転出力波形１５ カウ
ンタ３のａの出力波形１６ カウンタ３のｂ出力
波形 １７ カウンタ３のｃ出力波形 １８ カウンタ３のｄ出力波形 １９ ＡＮＤゲート８出力波形 ２０ ＯＲゲート９出力波形 ２１ フリップフロップ１０出力波形２２
カウンタ回路３のリセットタイミング２３ カ
ウンタ回路３からフリップフロップ４へデータセットタ
イミング ２４ 比較回路５，６，７がすべて１となるタイ
ミング ２５ 分周回路 ２６ 選択回路
Claims (2)
- 【請求項１】 発振器の出力をクロック入力としてカ
ウンタ回路に入力し、カウンタ回路の出力ビットをそれ
ぞれ第１のフリップフロップに入力すると共に、外部回
路より受けた被調整クロックを前記第１のフリップフロ
ップのクロック信号として使用すると共に前記カウンタ
回路のリセット信号として使用し、前記第１のフリップ
フロップの各ビットの出力と前記カウンタ回路の各ビッ
トの出力をそれぞれ比較する比較回路に入力し、前記第
１のフリップフロップの値の１／２と前記カウンタ回路
の値が等しくなったとき、第２のフリップフロップのリ
セットを行い、かつ、前記第２のフリップフロップを外
部回路より受けた被調整クロックによりセットすること
を特徴とするパルス幅調整回路。 - 【請求項２】 調整される信号の周波数が低い場合、
使用する発振器の周波数の分周を行う、パルス幅調整回
路の発振器とカウンタ回路の間に分周回路と選択回路を
追加し、前記カウンタ回路のオーバーフローおよび前記
カウンタ回路の最終ビットにより選択回路が動作し、分
周された信号の内どれをカウンタのクロックとして使用
するかを決定する請求項１記載のパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033773A JPH04273612A (ja) | 1991-02-28 | 1991-02-28 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033773A JPH04273612A (ja) | 1991-02-28 | 1991-02-28 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273612A true JPH04273612A (ja) | 1992-09-29 |
Family
ID=12395772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033773A Pending JPH04273612A (ja) | 1991-02-28 | 1991-02-28 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068270A (ja) * | 2008-09-11 | 2010-03-25 | Nec Commun Syst Ltd | ノイズ除去回路および方法 |
-
1991
- 1991-02-28 JP JP3033773A patent/JPH04273612A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068270A (ja) * | 2008-09-11 | 2010-03-25 | Nec Commun Syst Ltd | ノイズ除去回路および方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5771264A (en) | Digital delay lock loop for clock signal frequency multiplication | |
| KR102268767B1 (ko) | 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치 | |
| US6882189B2 (en) | Programmable divider with built-in programmable delay chain for high-speed/low power application | |
| CN107026647B (zh) | 时间数字系统以及频率合成器 | |
| US4849714A (en) | Signal generating apparatus | |
| KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
| US7282971B2 (en) | Digital delay lock loop | |
| US5136253A (en) | Phase comparator having two different phase comparison characteristics | |
| WO2022110235A1 (zh) | 芯片及时钟检测方法 | |
| KR20160033381A (ko) | 멀티 채널 지연 고정 루프 | |
| CN111490776B (zh) | 一种基于计数器占空比可调同步分频器 | |
| JPS60120421A (ja) | デイジタル・コンピユ−タのクロツク信号を最適に調節する方法 | |
| JP2919378B2 (ja) | Ｐｌｌ回路 | |
| US20020079943A1 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
| JP2998650B2 (ja) | 分周器用ｄｃ選別回路 | |
| JPH10276083A (ja) | 偶数奇数分周回路 | |
| JPH04273612A (ja) | パルス幅調整回路 | |
| US6753709B2 (en) | Digital clock rate multiplier method and apparatus | |
| JPH05216558A (ja) | タイマ回路 | |
| US6891417B2 (en) | Circuits and methods for alignment of signals in integrated circuits | |
| JP2000249747A (ja) | 半導体試験装置のタイミング信号発生回路 | |
| JPH1114714A (ja) | 半導体試験装置 | |
| CN100381968C (zh) | 系统时钟脉冲切换装置以及切换其频率的方法 | |
| JPH05315898A (ja) | トリガ同期回路 | |
| JP3049582B2 (ja) | パターン発生回路 |