JPH04274572A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH04274572A JPH04274572A JP3055512A JP5551291A JPH04274572A JP H04274572 A JPH04274572 A JP H04274572A JP 3055512 A JP3055512 A JP 3055512A JP 5551291 A JP5551291 A JP 5551291A JP H04274572 A JPH04274572 A JP H04274572A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- frequency
- image data
- frequency information
- sampling clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、送信側の標本化クロッ
クを周波数情報として受信側に伝送し、受信側で標本化
クロックを再生して画像データの送受信を行う伝送シス
テムに関し、特に受信側の画像復号化装置のメモリを制
御するメモリ制御方式に関する。
クを周波数情報として受信側に伝送し、受信側で標本化
クロックを再生して画像データの送受信を行う伝送シス
テムに関し、特に受信側の画像復号化装置のメモリを制
御するメモリ制御方式に関する。
【０００２】
【従来の技術】従来の画像復号化装置では、送信側から
送信された伝送路データを画像データと周波数情報とに
分離し、送信されてきた伝送路クロックに従って、画像
データのメモリへの書き込みを行う。メモリからの画像
データの読み出しは分離された周波数情報と、この周波
数情報に基づいて再生された再生標本化クロックから生
成された周波数情報との差を求め、その差を積分した後
、Ｄ／Ａ変換して電圧信号を得、この電圧信号によって
電圧制御周波数発振器を制御して再生標本化クロックを
得ている。この様に、従来のメモリ制御方式では、送信
側と画像標本化周波数を一致させるために、送信された
きた周波数情報に基づいて電圧制御発振器を制御し、標
本化周波数を再生している。
送信された伝送路データを画像データと周波数情報とに
分離し、送信されてきた伝送路クロックに従って、画像
データのメモリへの書き込みを行う。メモリからの画像
データの読み出しは分離された周波数情報と、この周波
数情報に基づいて再生された再生標本化クロックから生
成された周波数情報との差を求め、その差を積分した後
、Ｄ／Ａ変換して電圧信号を得、この電圧信号によって
電圧制御周波数発振器を制御して再生標本化クロックを
得ている。この様に、従来のメモリ制御方式では、送信
側と画像標本化周波数を一致させるために、送信された
きた周波数情報に基づいて電圧制御発振器を制御し、標
本化周波数を再生している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリ制御方式では、伝送路誤り等により伝送されてき
た周波数情報に誤りが発生すると、それに伴なって、誤
った標本化クロックが再生される。即ち、メモリからの
画像データの読み出し速度が書き込み速度に対して変動
する。この様な変動が度重なると、メモリのデータによ
る占有量が変化し、オーバーフローもしくはアンダーフ
ローが発生するという問題点がある。
メモリ制御方式では、伝送路誤り等により伝送されてき
た周波数情報に誤りが発生すると、それに伴なって、誤
った標本化クロックが再生される。即ち、メモリからの
画像データの読み出し速度が書き込み速度に対して変動
する。この様な変動が度重なると、メモリのデータによ
る占有量が変化し、オーバーフローもしくはアンダーフ
ローが発生するという問題点がある。
【０００４】本発明は、伝送路誤りによる周波数情報の
誤りによって発生するメモリのオーバーフロー及びアン
ダーフローを防ぐことができるメモリ制御方式の提供を
目的とする。
誤りによって発生するメモリのオーバーフロー及びアン
ダーフローを防ぐことができるメモリ制御方式の提供を
目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、標本化
クロックの周波数を示す周波数情報と画像データとが多
重された伝送路データを受信し、前記周波数情報と前記
画像データとを分離して前記画像データをメモリに記憶
し、前記周波数情報に基づいて再生した再生標本化クロ
ックに従ってメモリから前記画像データを読み出すメモ
リ制御方式において、前記メモリの記憶量が第１の所定
量以上になったときに前記再生標本化クロックの周波数
を所定の割合で高くするように、かつ前記メモリの記憶
量が第２の所定量以下になったときに前記再生標本化ク
ロックの周波数を所定の割合で低くするように前記周波
数情報を補正するようにしたことを特徴とするメモリ制
御方式が得られる。
クロックの周波数を示す周波数情報と画像データとが多
重された伝送路データを受信し、前記周波数情報と前記
画像データとを分離して前記画像データをメモリに記憶
し、前記周波数情報に基づいて再生した再生標本化クロ
ックに従ってメモリから前記画像データを読み出すメモ
リ制御方式において、前記メモリの記憶量が第１の所定
量以上になったときに前記再生標本化クロックの周波数
を所定の割合で高くするように、かつ前記メモリの記憶
量が第２の所定量以下になったときに前記再生標本化ク
ロックの周波数を所定の割合で低くするように前記周波
数情報を補正するようにしたことを特徴とするメモリ制
御方式が得られる。
【０００６】また、本発明によれば、伝送路クロックの
周期の１／Ｎの周期で標本化クロックを計数した結果と
しての周波数情報と画像データとを多重し伝送路データ
として伝送する伝送システムの受信側に設けられ、前記
伝送路クロックで前記画像データをメモリに書き込み、
前記周波数情報に基づいて再生された再生標本化クロッ
クで前記メモリから前記画像データの読み出しを行うメ
モリ制御装置であって、入力された前記伝送路データを
前記画像データと前記周波数情報とに分離する分離回路
と、入力された前記伝送路クロックをＮ分周する分周器
と、該分周器からのクロック周期で前記再生標本化クロ
ックを計数する計数器と、前記周波数情報と前記計数器
の出力との差を出力する減算器と、該減算器の出力を積
分する積分器と、該積分器の出力をディジタル／アナロ
グ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応
じた周波数信号を前記再生標本化クロックとして出力す
る電圧制御周波数発振器と、前記伝送路クロックで前記
画像データの書き込みが行われ、前記再生標本化クロッ
クで前記画像データの読み出しが行われるメモリとを有
するメモリ制御装置において、前記メモリに前記画像デ
ータのメモリ占有量が第１の所定量以上になるとフルフ
ラグを出力するフルフラグ出力手段と、第２の所定量以
下になるとエンプティフラグを出力するエンプティフラ
グ出力手段とを設け、前記フルフラグおよびエンプティ
フラグに基づいて前記周波数情報を補正し、補正した周
波数情報を前記減算器に出力する補正回路を設けたこと
を特徴とするメモリ制御装置が得られる。
周期の１／Ｎの周期で標本化クロックを計数した結果と
しての周波数情報と画像データとを多重し伝送路データ
として伝送する伝送システムの受信側に設けられ、前記
伝送路クロックで前記画像データをメモリに書き込み、
前記周波数情報に基づいて再生された再生標本化クロッ
クで前記メモリから前記画像データの読み出しを行うメ
モリ制御装置であって、入力された前記伝送路データを
前記画像データと前記周波数情報とに分離する分離回路
と、入力された前記伝送路クロックをＮ分周する分周器
と、該分周器からのクロック周期で前記再生標本化クロ
ックを計数する計数器と、前記周波数情報と前記計数器
の出力との差を出力する減算器と、該減算器の出力を積
分する積分器と、該積分器の出力をディジタル／アナロ
グ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応
じた周波数信号を前記再生標本化クロックとして出力す
る電圧制御周波数発振器と、前記伝送路クロックで前記
画像データの書き込みが行われ、前記再生標本化クロッ
クで前記画像データの読み出しが行われるメモリとを有
するメモリ制御装置において、前記メモリに前記画像デ
ータのメモリ占有量が第１の所定量以上になるとフルフ
ラグを出力するフルフラグ出力手段と、第２の所定量以
下になるとエンプティフラグを出力するエンプティフラ
グ出力手段とを設け、前記フルフラグおよびエンプティ
フラグに基づいて前記周波数情報を補正し、補正した周
波数情報を前記減算器に出力する補正回路を設けたこと
を特徴とするメモリ制御装置が得られる。
【０００７】
【実施例】いかに図面を参照して、本発明の実施例を説
明する。図１に本発明の一実施例のブロック図を示す。 本実施例の画像制御装置は、データ入力端子１１、クロ
ック入力端子１２、分離回路１３、メモリ１４、分周器
１５、計数器１６、補正回路１７、減算器１８、積分器
１９、ディジタル／アナログ（Ｄ／Ａ）変換器２０、電
圧制御発振器（ＶＣＯ）２１、データ出力端子２２、及
び再生クロック出力端子２３を備えている。データ入力
端子に入力された伝送路データ１０１は分離回路１３に
よって画像データ１０２ａと周波数情報１０３とに分離
される。ここで周波数情報１０３は送信側の標本化クロ
ックをＮ分周した伝送路クロックで計数した結果を表し
ている。分離回路１３で分離された画像データ１０２ａ
は、クロック入力端子１２に入力された伝送路クロック
１０４でメモリ１４に書き込まれる。
明する。図１に本発明の一実施例のブロック図を示す。 本実施例の画像制御装置は、データ入力端子１１、クロ
ック入力端子１２、分離回路１３、メモリ１４、分周器
１５、計数器１６、補正回路１７、減算器１８、積分器
１９、ディジタル／アナログ（Ｄ／Ａ）変換器２０、電
圧制御発振器（ＶＣＯ）２１、データ出力端子２２、及
び再生クロック出力端子２３を備えている。データ入力
端子に入力された伝送路データ１０１は分離回路１３に
よって画像データ１０２ａと周波数情報１０３とに分離
される。ここで周波数情報１０３は送信側の標本化クロ
ックをＮ分周した伝送路クロックで計数した結果を表し
ている。分離回路１３で分離された画像データ１０２ａ
は、クロック入力端子１２に入力された伝送路クロック
１０４でメモリ１４に書き込まれる。
【０００８】周波数情報１０３は補正回路１７に入力さ
れるが、通常は何もせずにそのまま減算器１８へ出力さ
れる。減算器１８は補正回路からの周波数情報１０３と
、後述する計数器１６からの周波数情報１０５との差を
求める。求められた差は積分器１９で積分され、Ｄ／Ａ
変換器２０でアナログ電圧信号に変換される。電圧信号
はＶＣＯ２１に入力され、ＶＣＯ２１は電圧信号に応じ
た周波数の標本化クロック１０６を再生する。再生標本
化クロック１０６はメモリ１４に出力され、この再生標
本化クロック１０６でメモリ１４から画像データの読み
出しが行われる。そして、読み出した画像データ１０２
ｂはデータ出力端子２２に供給される。
れるが、通常は何もせずにそのまま減算器１８へ出力さ
れる。減算器１８は補正回路からの周波数情報１０３と
、後述する計数器１６からの周波数情報１０５との差を
求める。求められた差は積分器１９で積分され、Ｄ／Ａ
変換器２０でアナログ電圧信号に変換される。電圧信号
はＶＣＯ２１に入力され、ＶＣＯ２１は電圧信号に応じ
た周波数の標本化クロック１０６を再生する。再生標本
化クロック１０６はメモリ１４に出力され、この再生標
本化クロック１０６でメモリ１４から画像データの読み
出しが行われる。そして、読み出した画像データ１０２
ｂはデータ出力端子２２に供給される。
【０００９】また、再生標本化クロック１０６はクロッ
ク出力端子２３に供給されると共に、計数器１６に入力
される。計数器１６は分周器１５でＮ分周された伝送路
クロック１０４の１周期に、再生標本化クロック１０６
の個数を計数する。計数結果は前述の周波数情報１０５
として減算器１８へ出力される。
ク出力端子２３に供給されると共に、計数器１６に入力
される。計数器１６は分周器１５でＮ分周された伝送路
クロック１０４の１周期に、再生標本化クロック１０６
の個数を計数する。計数結果は前述の周波数情報１０５
として減算器１８へ出力される。
【００１０】この様にしてメモリ１４への画像データの
書き込み及び読み出しが行われる。ところで、周波数情
報に伝送誤り等で誤りが発生すると、画像データの書き
込み速度と、読み出し速度とが一時的に異なってしまう
。この様な書き込み速度と読み出し速度とが異なる状態
が度重なると、次第にデータのメモリ占有量が０％、ま
たは１００％へと近付いていく。そこで、メモリ１４は
、データのメモリ占有量が８０％を越えると、ハイレベ
ルからローレベルへと変化するフルフラグ１０７と、デ
ータのメモリ占有量が２０％を下回るとハイレベルから
ローレベルへと変化するエンプティフラグ１０８とを補
正回路１７へ出力している。補正回路１７は通常動作時
（フルフラグ１０７及びエンプティフラグ１０８共にハ
イレベルのとき）においては前述のように入力された周
波数情報１０３をそのまま減算器１８に出力している。 しかし、メモリ１４からのフルフラグ１０７またはエン
プティフラグ１０８がローレベルに変化すると周波数情
報１０３を補正し、補正した周波数情報を出力する。即
ち、フルフラグ１０７がローレベルになると周波数情報
１０３に予め定められた値を加算し、エンプティフラグ
１０８がローレベルになると周波数情報から予め定めら
れた値を減算する。これによりデータのメモリ占有量が
８０％を越えたときは読み出し速度を上げるように再生
標本化クロック１０６の周波数を高くし、データのメモ
リ占有量が２０％を下回ったときは読み出し速度を下げ
るように再生標本化クロック１０６の周波数を低くする
。
書き込み及び読み出しが行われる。ところで、周波数情
報に伝送誤り等で誤りが発生すると、画像データの書き
込み速度と、読み出し速度とが一時的に異なってしまう
。この様な書き込み速度と読み出し速度とが異なる状態
が度重なると、次第にデータのメモリ占有量が０％、ま
たは１００％へと近付いていく。そこで、メモリ１４は
、データのメモリ占有量が８０％を越えると、ハイレベ
ルからローレベルへと変化するフルフラグ１０７と、デ
ータのメモリ占有量が２０％を下回るとハイレベルから
ローレベルへと変化するエンプティフラグ１０８とを補
正回路１７へ出力している。補正回路１７は通常動作時
（フルフラグ１０７及びエンプティフラグ１０８共にハ
イレベルのとき）においては前述のように入力された周
波数情報１０３をそのまま減算器１８に出力している。 しかし、メモリ１４からのフルフラグ１０７またはエン
プティフラグ１０８がローレベルに変化すると周波数情
報１０３を補正し、補正した周波数情報を出力する。即
ち、フルフラグ１０７がローレベルになると周波数情報
１０３に予め定められた値を加算し、エンプティフラグ
１０８がローレベルになると周波数情報から予め定めら
れた値を減算する。これによりデータのメモリ占有量が
８０％を越えたときは読み出し速度を上げるように再生
標本化クロック１０６の周波数を高くし、データのメモ
リ占有量が２０％を下回ったときは読み出し速度を下げ
るように再生標本化クロック１０６の周波数を低くする
。
【００１１】本実施例のメモリ制御装置では、例えば、
分周器１５でＮ分周されたクロックの周波数が３１．２
５Ｈｚ、再生標本化クロックの周波数が１４．３ＭＨｚ
とすると、計数器１６の計数値は２２８８００となる。 分離回路１３から出力される周波数情報が２２８８００
を表しており、フルフラグ及びエンプティフラグがハイ
レベルであれば、この状態のまま読みだし書き込みが行
われる。フルフラグ及びエンプティフラグがハイレベル
の状態で、周波数情報に変化があった場合は、計数器１
６からの周波数情報との差に基づいてＶＣＯ２１が制御
され、やがて、周波数情報に応じた標本化クロックが再
生される。また、フルフラグ及びエンプティフラグのい
ずれかがローレベルに変化すると補正回路１７が周波数
情報を補正し、読み出し速度を制御してメモリのオバー
フローまたはアンダーフローを回避する。
分周器１５でＮ分周されたクロックの周波数が３１．２
５Ｈｚ、再生標本化クロックの周波数が１４．３ＭＨｚ
とすると、計数器１６の計数値は２２８８００となる。 分離回路１３から出力される周波数情報が２２８８００
を表しており、フルフラグ及びエンプティフラグがハイ
レベルであれば、この状態のまま読みだし書き込みが行
われる。フルフラグ及びエンプティフラグがハイレベル
の状態で、周波数情報に変化があった場合は、計数器１
６からの周波数情報との差に基づいてＶＣＯ２１が制御
され、やがて、周波数情報に応じた標本化クロックが再
生される。また、フルフラグ及びエンプティフラグのい
ずれかがローレベルに変化すると補正回路１７が周波数
情報を補正し、読み出し速度を制御してメモリのオバー
フローまたはアンダーフローを回避する。
【００１２】
【発明の効果】本発明によれば、メモリの記憶量が第１
の所定量以上になったときに読みだし速度を高くするよ
うに、かつメモリの記憶量が第２の所定量以下になった
ときに読み出し速度を低くするように伝送されてきた周
波数情報を補正するようにしたことで、メモリのオーバ
ーフロー及びアンダーフローを防ぐことができる。
の所定量以上になったときに読みだし速度を高くするよ
うに、かつメモリの記憶量が第２の所定量以下になった
ときに読み出し速度を低くするように伝送されてきた周
波数情報を補正するようにしたことで、メモリのオーバ
ーフロー及びアンダーフローを防ぐことができる。
【図１】本発明の一実施例のブロック図である。
１１ データ入力端子
１２ クロック入力端子
１３ 分離回路
１４ メモリ
１５ 分周器
１６ 計数器
１７ 補正回路
１８ 減算器
１９ 積分器
２０ Ｄ／Ａ変換器
２１ 電圧制御周波数発振器２２
データ出力端子 ２３ クロック出力端子
データ出力端子 ２３ クロック出力端子
Claims (3)
- 【請求項１】 標本化クロックの周波数を示す周波数
情報と画像データとが多重された伝送路データを受信し
、前記周波数情報と前記画像データとを分離して前記画
像データをメモリに記憶し、前記周波数情報に基づいて
再生した再生標本化クロックに従ってメモリから前記画
像データを読み出すメモリ制御方式において、前記メモ
リの記憶量が第１の所定量以上になったときに前記再生
標本化クロックの周波数を所定の割合で高くするように
、かつ前記メモリの記憶量が第２の所定量以下になった
ときに前記再生標本化クロックの周波数を所定の割合で
低くするように前記周波数情報を補正するようにしたこ
とを特徴とするメモリ制御方式。 - 【請求項２】 伝送路クロックの周期の１／Ｎの周期
で標本化クロックを計数した結果としての周波数情報と
画像データとを多重し伝送路データとして伝送する伝送
システムの受信側に設けられ、前記伝送路クロックで前
記画像データをメモリに書き込み、前記周波数情報に基
づいて再生された再生標本化クロックで前記メモリから
前記画像データの読み出しを行うメモリ制御装置であっ
て、入力された前記伝送路データを前記画像データと前
記周波数情報とに分離する分離回路と、入力された前記
伝送路クロックをＮ分周する分周器と、該分周器からの
クロック周期で前記再生標本化クロックを計数する計数
器と、前記周波数情報と前記計数器の出力との差を出力
する減算器と、該減算器の出力を積分する積分器と、該
積分器の出力をディジタル／アナログ変換するＤ／Ａ変
換器と、該Ｄ／Ａ変換器の出力に応じた周波数信号を前
記再生標本化クロックとして出力する電圧制御周波数発
振器と、前記伝送路クロックで前記画像データの書き込
みが行われ、前記再生標本化クロックで前記画像データ
の読み出しが行われるメモリとを有するメモリ制御装置
において、前記メモリに前記画像データのメモリ占有量
が第１の所定量以上になるとフルフラグを出力するフル
フラグ出力手段と、第２の所定量以下になるとエンプテ
ィフラグを出力するエンプティフラグ出力手段とを設け
、前記フルフラグおよび前記エンプティフラグに基づい
て前記周波数情報を補正して補正周波数情報を前記減算
器に出力する補正回路を設けたことを特徴とするメモリ
制御装置。 - 【請求項３】 請求項２のメモリ制御装置において、
前記補正回路は前記フルフラグが入力されると前記再生
標本化クロックの周波数を所定の割合で高くするように
、前記エンプティフラグが入力されると前記再生標本化
クロックの周波数を所定の割合で低くするように前記周
波数情報を補正することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05551291A JP3251026B2 (ja) | 1991-02-28 | 1991-02-28 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05551291A JP3251026B2 (ja) | 1991-02-28 | 1991-02-28 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274572A true JPH04274572A (ja) | 1992-09-30 |
| JP3251026B2 JP3251026B2 (ja) | 2002-01-28 |
Family
ID=13000746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05551291A Expired - Fee Related JP3251026B2 (ja) | 1991-02-28 | 1991-02-28 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251026B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002050655A3 (en) * | 2000-12-21 | 2002-10-10 | Nokia Corp | Fifo buffer with output rate adjusting |
| JP2007233881A (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Ltd | 動作速度制御プログラム、動作速度制御装置、動作速度制御方法 |
-
1991
- 1991-02-28 JP JP05551291A patent/JP3251026B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002050655A3 (en) * | 2000-12-21 | 2002-10-10 | Nokia Corp | Fifo buffer with output rate adjusting |
| US7111091B2 (en) | 2000-12-21 | 2006-09-19 | Nokia Corporation | Device and method for controlling a stream of data packets |
| JP2007233881A (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Ltd | 動作速度制御プログラム、動作速度制御装置、動作速度制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3251026B2 (ja) | 2002-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0751684B1 (en) | Decoding information pages having header information and page data | |
| US4703369A (en) | Video format signal recording and reproducing method | |
| FI75072C (fi) | Dataoeverfoeringssystem. | |
| US5323272A (en) | Time delay control for serial digital video interface audio receiver buffer | |
| EP0959629A2 (en) | Variable transfer rate information reproducing apparatus | |
| JP2937529B2 (ja) | クロック再生回路 | |
| EP0607861B1 (en) | Disk reproducing apparatus | |
| US6380981B1 (en) | Frame synchronizer | |
| JP3251026B2 (ja) | メモリ制御装置 | |
| JP2757818B2 (ja) | 補助データ処理回路 | |
| US20020041547A1 (en) | Reproduction apparatus and reproduction method | |
| US7136004B2 (en) | Image signal processing system | |
| EP0867801A1 (en) | Bit rate control interface for the recording and/or reading of digital data | |
| JPH10188471A (ja) | データ再生装置及びデータ再生方法 | |
| JPH02283149A (ja) | ディジタル音声・映像信号伝送方式 | |
| JPH0548562A (ja) | デイジタルデータ送信装置及びそれを用いた送受信システム | |
| JP3380120B2 (ja) | 送信装置 | |
| JPH08186553A (ja) | オーディオビデオ復号化装置 | |
| JPH1010653A (ja) | 同期制御装置 | |
| JP2998786B2 (ja) | 画像音声の同期再生方法及び装置 | |
| JPH03247090A (ja) | 標本化周波数制御方式 | |
| JPH04267688A (ja) | 標本化クロック再生回路 | |
| JPH1196680A (ja) | 同期制御回路及び同期制御方法 | |
| JP2002198939A (ja) | デジタルａｖ信号処理装置 | |
| US5568488A (en) | Pointer re-setting method and apparatus thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010418 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011017 |
|
| LAPS | Cancellation because of no payment of annual fees |