JPH0427635B2

JPH0427635B2 -

Info

Publication number: JPH0427635B2
Application number: JP60179575A
Authority: JP
Inventors: Deebitsudo Puraisaa Uirubaa
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-12-03
Filing date: 1985-08-16
Publication date: 1992-05-12
Also published as: CA1226908A; EP0184031A2; EP0184031B1; US4604534A; EP0184031A3; JPS61134993A; DE3584354D1

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ開示の概要Ｃ従来技従Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段 F1 実施例 F2 作用 G1 他の実施例 G2 作用Ｈ発明の効果Ａ産業上の利用分野この発明は、相補的金属酸化半導体（CMOS）
タイプのような半導体集積回路に関し、特に短い
時間間隔内に最小の直流電流の電力損失できわめ
て小さい信号を分解することのできるセンス・ア
ンプ回路に関するものである。

Ｂ開示の概要この発明によれば、一対の信号ノードに接続さ
れた交差結合された一対のバイポーラ・トランジ
スタと、その同一の信号ノードに接続された交差
接続結合された一対の電界効果トランジスタと、
最初の期間にバイポーラ・トランジスタに電流を
流し、次に電界効果トランジスタに電流を流すた
めの手段を含む改良された電圧センス回路が与え
られる。このバイポーラ・トランジスタは、好ま
しくはNPNトランジスタであり、電界効果トラ
ンジスタは、好ましくはＰチヤンネル・トランジ
スタである。この回路は、CMOS技術で製造す
ることができる。

Ｃ従来技術半導体回路、特に記憶用キヤパシタと単一のス
イツチをもつセルを使用するメモリ回路は、メモ
リ・セルの高集積密度を達成している。小型のメ
モリ・セルを与えるための最も簡単な回路のうち
の１つが米国特許第3387286号に記載されている。
これら各々のセルは、実質的に、唯一の記憶用キ
ヤパシタと、そのキヤパシタをビツト／センス・
ラインに選択的に接続するためのスイツチとして
働く電界効果トランジスタ（FET）とを使用す
る。米国特許第3841926号には、上述の特許に記
載されたタイプの単一デバイス電界効果トランジ
スタ・メモリ・セルが開示されており、このメモ
リ・セルは、記憶用キヤパシタを形成するために
半導体基版上に配置された誘電媒体によつて分離
されたドープされた多結晶シリコンの層を利用す
ることによつて小型に形成される。

また、ダミー・セル・キヤパシタに等化された
電圧を加える前に“１”及び“０”のデイジタル
電圧を等化することによつて、単一デバイス・メ
モリ中の信号を検出するために、記憶された２進
値“１”または“０”をそれぞれあらわす電圧値
の中間の値をもつ基準またはダミー・セル電圧を
発生することが米国特許第3940747号に教示され
ている。

米国特許第4080590号には、ユニポーラ技術で
製造されきわめて小さいキヤパシタ・セルを設け
てなる結合されたチヤージ・メモリが開示されて
いる。この各々のセルは、実質的に、キヤパシタ
の一方の端子に入力されるきわめて小さい信号を
供給するビツト／センス・ラインをもつ小型の記
憶用キヤパシタと、キヤパシタの他方の端子に接
続を与えるワード・ラインのみを含んでいる。

簡単なアンプ・ラツチは、米国特許第3588844
号に記載されているセルに記憶されている信号を
センスするために使用することができる。

IBMテクニカル・デイスクロジヤ・ブリテイ
ン（Technical Disclosure Bulletin：以下TDB
と略記）Vo1.16，No.6，1973年11月、pp.1973−
1974、及びIBM TDB Vo1.24，No.11A，1982
年４月、pp.5474−5475には、メモリ・セルの信
号を検出するために交差結合したＰチヤネル
FETと交差結合したＮチヤネルFETをもつ出力
ラツチが開示されている。

IBM TDB Vo1.14，No.12，1972年５月、
pp.3684−3685には、交差結合したＰチヤネル
FETと、バイポーラ・トランジスタをもつ電流
スイツチとを有する差動アンプが開示されてい
る。

同様の、FETの２重の交差結合配置は、米国
特許第3983545号にも見出される。

小さい信号を検出するための、ラツチの出力ノ
ードとラツチの制御電極の間の容量性結合の配置
は、米国特許第4039861号に示されている。

小さい信号を検出するためのFETセンス・ア
ンプ中のプリチヤージ用キヤパシタが、米国特許
第3764906号に教示されている。

また、集積されたセルを設計するための、結合
トランジスタ・ロジツク（MTL）または集積注
入（I²Ｌ）バイポーラ・トランジスタ・メモリの
特徴と利点は、例えば米国特許第4346458号に開
示されているように、よく知られている。

しかし、メモリ・システムにおいてセルの高集
積密度と、高性能を達成することとが、相入れな
い目標であることに注意する必要がある。という
のは、高集積密度の回路には、通常きわめて弱い
データ信号が与えられるので、長い高キヤパシタ
ンスのビツト・ラインを必要とするからである。

Ｄ発明が解決しようとする問題点この発明の目的は、電界効果トランジスタまた
はバイポーラ・トランジスタのみを利用するセン
ス・アンプよりも低電圧または低信号に対して高
い感度を有し、最小限の直流電力しか消費しない
ような高性能のセンス回路またはシステムを提供
することにある。

Ｅ問題点を解決するための手段この発明の教示するところによれば、一対の出
力ノードに接続された交差結合された一対のバイ
ポーラ・トランジスタと、その同一の出力ノード
に接続された交差結合された一対の電界効果トラ
ンジスタとを利用する改良されたセンス回路また
はシステムが与えられる。

動作においては、ノードに加えられた入力信号
を検出し増幅するためにバイポーラ・トランジス
タに電流が供給され、次にこれらの信号をさらに
増幅するために電界効果トランジスタに電流が供
給される。

F1 実施例第１図は、本発明のセンス回路の一実施例の回
路図である。このセンス回路１０は、第１のノー
ドＡ及び第２のノードＢを有し、これらのノード
には、それぞれ、センス回路１０の左側に位置す
るビツト・ラインBLLと、センス回路１０の右
側に位置するビツト・ラインBLRが接続されて
いる。ビツト・ラインBLL及びBLRはメモリ・
アレイの一部である。メモリ・アレイは、記憶用
キヤパシタC_S1と、記憶用キヤパシタC_S1と右側の
ビツト・ラインBLRとの間に接続されワードラ
インWL₁上の電圧によつて制御される第１の電
界効果トランジスタＴ１をもつ第１のメモリセル
１２を備えている。このメモリ・アレイはまた、
好ましくは記憶用キヤパシタC_S1の1/2のキヤパシ
タンスをもつダミー・セル・キヤパシタC_D1と、
ダミー・セル・キヤパシタC_D1と左側のビツト・
ラインBLLとの間に接続されダミー・ワード・
ラインWL_D上の電圧によつて制御される第２の
電界効果トランジスタＴ２とを有する、基準電圧
を供給するための手段１４をも備えている。左側
のビツト・ラインBLLはC_Lで示されるキヤパシ
タンスをもち、右側のビツト・ラインBLRはC_R
で示されるキヤパシタンスをもつ。各々のキヤパ
シタC_L及びC_Rは約500フエムトフアラド（５×
10^-13フアランド）のキヤパシタンスを持ちうる。

センス回路１０は、また、さらに第１及び第２
のバイポーラ・トランジスタＴ３及びＴ４を有
し、それらのコレクタはそれぞれノードＡ及びＢ
に接続され、それらのエミツタは第１のクロツク
端子φ₁に接続されている。ノードＡは第１の結
合用キヤパシタC₁を介してトランジスタＴ４の
ベースにも接続され、ノードＢは第２の結合用キ
ヤパシタC₂を介してトランジスタＴ３のベース
にも接続され、こうして交差結合されたバイポー
ラ・トランジスタのラツチが形成される。各々の
結合用キヤパシタC₁及びC₂は100フエムトフアラ
ド（10^-13フアラド）のキヤパシタンスを持ちう
る。このセンス回路１０はまた、第３及び第４の
電界効果トランジスタＴ５及びＴ６を有し、それ
らのドレインはそれぞれノードＡ及びＢに接続さ
れ、それらのソースは第２のクロツク端子φ₂に
接続されている。ノードＡはさらに第４のトラン
ジスタＴ６の制御ゲートに接続され、ノードＢは
さらに第３のトランジスタＴ６の制御ゲートに接
続され、こうして交差接続された電界効果トラン
ジスタ・ラツチが形成される。トランジスタＴ５
の制御ゲートとトランジスタＴ３のベースの間に
は結合用トランジスタＴ７が接続され、トランジ
スタＴ６の制御ゲートとトランジスタＴ４のベー
スの間には結合用トランジスタＴ８が接続され、
トランジスタＴ７及びＴ８の制御ゲートは第２の
クロツク端子φ₂に接続されている。電圧供給端
子V_Hは、ドレインをノードＡに接続してなる電
界効果トランジスタＴ９のソースと、ドレインを
ノードＢに接続してなる電界効果トランジスタＴ
１０のソースに接続されている。トランジスタＴ
５，Ｔ６，Ｔ７，Ｔ８，Ｔ９及びＴ１０は好適に
はＰチヤネル・タイプのものである。トランジス
タＴ１及びＴ２は好適にはＮチヤネル・タイプで
あり、トランジスタＴ３及びＴ４はNPNトラン
ジスタでよい。また、V_Hは好適には＋５ボルト
である。

F2 作用次に、第２図及び第３図のグラフを参照して第
１図のセンス回路の作用を説明する。第２図及び
第３図において、時間t₀で、φ₁は高電圧レベルに
あり、これによりバイポーラ・トランジスタＴ３
及びＴ４が不作動とされ、φ₂は低電圧レベルに
あり、これによりＰチヤネル・トランジスタＴ７
及びＴ８をターン・オンさせる傾向にある。ノー
ドＡ及びＢでビツト・ラインBLL及びBLRから
信号を受け取る前に、そのビツト・ライン及びノ
ードは、短い期間トランジスタＴ９及びＴ１０を
ターン・オンさせることにより、V_Hすなわち＋
５ボルトにプリチヤージされる。

ここでセル１２の記憶用キヤパシタC_S1が２進
“１”の存在を示す程度に完全にチヤージされ、
基準電圧手段１４のダミー・セル・キヤパシタ
C_D1が放電されていると仮定すると、ワード・ラ
インWL₁上のワード・ライン・パルスと、ダミ
ー・ワード・ラインWL_D上のダミー・ライン・
パルスが時間t₁でトランジスタＴ１及びＴ２をそ
れぞれターン・オンし、これによりノードＡがわ
ずかに放電されるが、ノードＢは実質的に完全に
チヤージされたままにとどまる。トランジスタＴ
７及びＴ８は完全にオンなので、トランジスタＴ
３のベース、すなわちノードＣにおける電圧はノ
ードＢの電圧に等しく、トランジスタＴ４のベー
ス、すなわちノードＤにおける電圧はノードＡの
電圧に等しい。時間t₂では、φ₁の電圧が下降し始
め、これによりトランジスタＴ３及びＴ４がター
ン・オンする傾向となる。ノードＣにおける電圧
はノードＤでの電圧より高いので、時間t₃までに
トランジスタＴ３はトランジスタＴ４よりも強く
オンし、これによりノードＡには十分大きい電圧
降下が生じる。尚、トランジスタＴ４も少くとも
ある程度はオンなので、ノードＢでの電圧も時間
t₃の後は同様に下降することに注意されたい。し
かし、ノードＡではノードＢよりも速く電圧が降
下するので、ノードＤ上の電圧は、トランジスタ
Ｔ４がターン・オンし始める点まで迅速に減少す
る。また時間t₃では、φ₂電圧が増加し始めて結合
用トランジスタＴ７及びＴ８がターン・オフさ
れ、これにより、キヤパシタC₁及びC₂を介して
結合がはかられることを除いては、ノードＣがノ
ードＢから、またノードＤがノードＡからそれぞ
れ分離される。時間t₄の前で例えば0.7ボルトま
たはそれ以上の電圧差がノードＡとＢとの間につ
くり出されたあと、φ₂電圧がトランジスタＴ６
をターン・オンさせる程度に十分に上昇するが、
一方トランジスタＴ５はノードＢからそれれのゲ
ート電極に加えられた正の電圧によつてオフにと
どまる。こうして、時間t₄では、ノードＢでの電
圧がV_Hまたは＋５ボルトに上昇し始め、ノード
Ａでの電圧は０ボルトとなる。時間t₅では、ノー
ドＢ上の電圧が＋５ボルトに達するが、ノードＡ
上の電圧は０ボルトにとどまる。

尚、本発明のセンス回路は、ノードＡでの信号
がノードＢでの信号よりも高いときにも、上述と
同様に動作することを理解されたい。このような
状況では、ノードＡを＋５ボルトに維持しノード
Ｂをアース電位に維持するために、トランジスタ
Ｔ４が、トランジスタＴ５とともに完全にター
ン・オンされる。

このとき、電圧源V_Hとアースの間の直流電流
経路は、遷移期間のみ瞬間的に存在するにすぎな
いことに注意されたい。

また、CMOS回路の製造技術は、付加的な製
造処理をほとんどまたは全く要することなくバイ
ポーラ・トランジスタを同時に製造することを可
能ならしめることにも注意されたい。もし垂直ト
ランジスタ構造が使用されるなら、そのバイポー
ラ・トランジスタは、センス・アンプできわめて
望ましい性質である。きわめて精密なエミツタ・
ベース電圧V_beでの微小電圧に対する高速応答す
なわちしきい値整合を実現する。本発明のセンス
回路は、通常バイポーラ・トランジスタ回路に付
随する直流電流の電力散逸をもたらすことなく、
短い期間の間に約３〜5mVのきわめて小さい信
号を分解する能力をもつものである。上述のよう
に、この回路はわずか２つのクロツクでセツトさ
れ、その第２のクロツクφ₂は、もし望むなら、
CMOS反転回路を用いた第１のクロツクφ₁の遷
移の完了によつてトリガすることができる。

G1 他の実施例第４図は、本発明の他の実施例を示す回路図で
ある。第４図において、第１図と同等の素子につ
いては同番号が付されている。この場合、第４図
の回路は、主として、Ｐチヤネル電界効果トラン
ジスタＴ７′及びＴ８′がクロツクφ₁の制御のも
とでノードＡ及びＣと、ノードＢ及びＤにそれぞ
れ接続され、電圧等化トランジスタＴ１１がクロ
ツクφ₂の制御もとでノードＡ及びＢの間に接続
され、クロツクφ₃回路がNPNバイポーラ・トラ
ンジスタのエミツタに接続され、クロツクφ₂は
トランジスタＴ９及びＴ１０を制御するために使
用される。このクロツクφ₃回路は、複数のセン
ス回路に接続し得るものであり、キヤパシタＣ３
と、キヤパシタＣ３に掛け渡した放電用トランジ
スタＴ１２と、キヤパシタＣ３とNPNトランジ
スタＴ３及びＴ４のエミツタの間に接続された結
合用トランジスタＴ１３と、トランジスタＴ３及
びＴ４のエミツタとアースの間に接続されたアー
ス用トランジスタ１４と、電圧供給用端子V_Hと
トランジスタＴ３及びＴ４のエミツタとの間に接
続された電圧供給トランジスタ１５を有してい
る。トランジスタ１２，１３及び１４は、好適に
はＮチヤネル電界効果トランジスタであり、トラ
ンジスタＴ１５は、好適にはＰチヤネル電界効果
トランジスタである。NPNトランジスタＴ３及
びＴ４とアースの間の結線キヤパシタンスは、寄
生キヤパシタC_Eで示されている。キヤパシタＣ
３は好ましくは結線キヤパシタンスC_Eの1/4に等
しいキヤパシタンスを持つている。

G2 作用次に、第５，６，７及び８図を参照してこの回
路の作用を説明する。これらの図において、時間
t₀では、すべてのフエーズφ₁，φ₂，φ₂′，φ₃が高
レベルにあり、φ₃はクロツクφ₃回路のトランジ
スタＴ１５をターン・オンすることによつて高レ
ベルに維持されている。この回路の動作は、時間
t₁で開始され、そのときビツト・ラインBLL及び
BLRは、クロツクφ₂の制御のもとでトランジス
タＴ９及びＴ１０をターン・オンさせるととも
に、ノードＣ及びＤをもV_Hにチヤージするため
に、それに一致してクロツクφ₁の制御のもとで
トランジスタＴ７′及びＴ８′をターン・オンさせ
ることによりV_Hにプリチヤージされる。時間t₂に
おいては、φ₁が＋５ボルトに戻り始め、これに
よりトランジスタＴ７′及びＴ８′がターン・オフ
される。時間t₃の前に、キヤパシタC₃を放電させ
るためにトランジスタＴ１２がターン・オンさ
れ、時間t₃ではトランジスタＴ１５がターン・オ
フされ、放電されたキヤパシタＣ３を、トランジ
スタｔ３及びＴ４のエミツタ及び結線キヤパシタ
C_Eに接続するために、結合用トランジスタＴ１
３がターン・オフされる。トランジスタＴ７′及
びＴ８′がオフである場合、キヤパシタC₃は、キ
ヤパシタC_Eの電圧よりも低いV_beになるまでキヤ
パシタC_Eを放電させ、そのときキヤパシタC_Eは、
トランジスタＴ３及びＴ４のエミツタ電流によつ
てクランプされる。エミツタまたはφ₃における
この電圧降下は、時間t₃でトランジスタＴ３及び
Ｔ４のベースにおける、例えば50±3mVの電圧
降下をもひき起こす。しかし、一たんバイポー
ラ・トランジスタの導通が開始されると、それら
のトランジスタのゲインによつて増幅されたクロ
ツクφ₃回路に対して、交差結合キヤパシタC₁及
びC₂は負荷としてあらわれるので、ノードＣ及
びＤが大量の電荷を放電することはない。トラン
ジスタＴ３及びＴ４の間のV_beの不一致はキヤパ
シタＣ１及びＣ２の両端の電圧に反映される。こ
うして、トランジスタＴ３及びＴ４は、それらの
ベースに加えられたきわめてわずかの電圧の増分
によりターン・オンされるための準備が整えられ
る。

時間t₄では、φ₂及びφ₂′が増加し始め、これに
よりトランジスタＴ９，Ｔ１０及びＴ１１がター
ン・オフされる。しかし、ターン・オフの最後の
瞬間のノイズを最小限に抑えるために、φ２′の上
昇時間がφ２の上昇時間よりも長いということに
注意されたい。トランジスタＴ１１は好適にはト
ランジスタＴ９及びＴ１０より小さく、ミリボル
トまたはそれ以下の差動ノイズを導入するために
高度に対称的になるように設計されている。

時間t₄及びt₅の間で、ワード・ラインWL１及
びダミー・ワード・ラインWLDの制御のもとで
トランジスタＴ１及びＴ２をターン・オンさせる
ことにより、増幅を行うためノードＡ及びＢに信
号が印加される。時間t₅では、トランジスタＴ３
及びＴ４を完全に付勢するために、トランジスタ
Ｔ１４をターン・オンすることによつてφ₃がア
ース側に減少される。これらの信号は初期的に
は、キヤパシタC₁及びC₂の両端の予備電圧によ
つて補償された不一致を以て、バイポーラ・トラ
ンジスタＴ３及びＴ４により増幅される。そし
て、ノードＡまたはＢのうち一方の電圧が供給電
圧V_Hよりも低くしきい値電圧V_thを下降させたと
き、対応するＰチヤネル・トランジスタＴ５また
はＴ６が自動的に増幅プロセスに加わる。

動作においては、バイポーラ・トランジスタの
ゲインがビツト・ライン・キヤパシタンスC_Lま
たはC_Rの交差結合キヤパシタ・キヤパシタンス
C₁またはC₂に対する比率よりもわずかに大きけ
ればよく、それの望ましい設計数値は１０であ
る。

Ｈ発明の効果本発明の教示に従えば、ベース・エミツタ電圧
V_beの一致によりきわめて高感度のCMOSセン
ス・アツプが与えられることが見てとれよう。ま
た、この回路は、CMOS回路のＰチヤネル電界
効果トランジスタ用に形成されるＮウエル中に典
型的に製造されるNPNバイポーラ・トランジス
タにより高速性を与えるために、浅いデバイス接
合によつて形成することができる。

本発明の上述の教示から理解されるように、通
常のＮチヤネル電界効果トランジスタまたはバイ
ポーラ・センス・アンプよりも高い感度をもち、
直流電力消費は全くあるいはほとんどなく、ビツ
ト・ラインの減衰がなく、迅速なラツチ動作を行
うセンス回路が提供される。

本発明の教示に従えば、第９図及び第１０図に
トランジスタＴ３′及びＴ４′として示されている
ような、組合せトランジスタ論理（MTL）また
は集積注入論理（I²Ｌ）で製造されたバイポー
ラ・トランジスタを使用することによつて、より
集積度の高いバイポーラＰチヤネル電界効果トラ
ンジスタ・センス・アンプを製造することができ
る。第９図及び第１０図に示したセンス回路の動
作は、第１図及び第４図に示したセンス回路の動
作と実質的に同一である。MTLバイポーラ・ト
ランジスタはベータが低く低周波数応答であるた
め、第９図及び第１０図の回路における結合用キ
ヤパシタC₁及びC₂の値と、クロツクφ₁及びφ₃の
ランプ速度の各々が、最適動作を達成するように
調整されなくてはならないだろう。

本発明の教示に従えば、カツト・アフを行うた
めのバイポーラ・プリチヤージと、きわめて高感
度のアンプを形成するためのオフセツト記憶概念
（stored offset concept）を利用するCMOS技術
をセンス回路が与えることになり、交差結合した
バイポーラ・トランジスタは、低電力を使用し
て、従来の電界効果トランジスタのセンス・アツ
プよりも改善された動作を行うべくＰチヤネル・
ラツチをセツトするように十分なオフセツトを発
生するためにプリアンプとして使用される。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図、第２図
は、第１図におけるφ₁，φ₂の電圧時間推移を示
す図、第３図は、ノードＡ〜Ｄの電圧の時間推移
を示す図、第４図は、本発明の他の実施例の回路
図、第５〜８図は、それぞれ、第４図における
φ₁，φ₂，φ₂′，φ₃の電圧の時間推移を示す図、第
９図及び第１０図は、MTLまたはI²Ｌ技術を用
いて製造される本発明の他の実施例の回路図であ
る。Ａ，Ｂ……第１及び第２のノード、Ｔ３，Ｔ４
……交差結合された一対のバイポーラ・トランジ
スタ、Ｔ５，Ｔ６……交差結合された一対の電界
効果トランジスタ。

Claims

【特許請求の範囲】１ (a) 第１及び第２のノードと、 (b) 上記ノードに結合された入出力手段と、 (c) 上記第１のノードに第１のキヤパシタを介し
てベース電極を接続され、上記第２のノードに
コレクタ（エミツタ）電極を接続されてなる第
１のバイポーラ・トランジスタと、 (d) 上記第２のノードに第２のキヤパシタを介し
てベース電極を接続され、上記第１のノードに
コレクタ（エミツタ）電極を接続され、以て上
記第１のバイポーラ・トランジスタとラツチを
形成するように交差結合されてなる第２のバイ
ポーラ・トランジスタと、 (e) 上記第１のノードにゲート電極を接続され、
上記第２のノードにソース（ドレイン）電極を
接続されてなる第１の電界結果トランジスタ
と、 (f) 上記第２のノードにゲート電極を接続され、
上記第１のノードにソース（ドレイン）電極を
接続され、以て上記第１の電界効果トランジス
タとラツチを形成するように交差結合されてな
る第２の電界効果トランジスタと、 (g) 上記第１及び第２のバイポーラ・トランジス
タのコレクタ電極及びエミツタ電極の間と、上
記第１及び第２の電界効果トランジスタのソー
ス電極とドレイン電極の間に電圧を印加するた
めの手段とを具備する、センス・アンプ。