JPH04276392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶用トランジスタに
おけるスレッショルド電圧（以下、ＶＴという）のマー
ジンをチェックするテスト手段を有する信頼性の高いＥ
ＥＰＲＯＭ（電気的に消去・書込み可能な読出し専用メ
モリ）回路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
米国特許第４，９０１，３２０号明細書（文献１）等に
記載されるものがあった。

【０００３】前記文献１には、ＥＥＰＲＯＭの誤り訂正
の原理及び手法が記載されている。この文献１に記載さ
れているように、ＥＥＰＲＯＭメモリセル、即ちフロー
ティングゲート型ＭＯＳ不揮発生メモリ素子は、本質的
に、消去状態を示す第１の状態と、書込み状態を示す第
２の状態と、この第１及び第２の状態以外の第３の状態
をとる。第３の状態は、一般的に、製造された直後の状
態でまだ消去も書込みも一度も行われていない状態、あ
るいは複数回書込み及び消去を繰り返して寿命になった
状態、何らかの原因によって不良になったメモリセルの
状態のいずれかである。このようなＥＥＰＲＯＭメモリ
セルの性質を利用して誤り訂正が可能となる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
回路では、メモリセル周辺の回路構成が複雑であり、例
えばメモリ容量が数Ｋビット程度のＥＥＰＲＯＭ回路を
集積回路で構成しようとすると、メモリセル周辺回路が
形成面積の大部分を占め、全体として小さくならないと
いう問題があった。また、寿命が長く、故障が非常に少
ないＥＥＰＲＯＭ回路を実現するために、種々の提案が
なされているが、信頼性を向上させるための回路を付加
することによってメモリセル面積が大きくなるため、形
成面積が小さく、しかも信頼性の高いＥＥＰＲＯＭ回路
を得ることが困難であった。

【０００５】そこで、本願出願人らは、先に特願平２−
２５８３２０号明細書（文献２）において、例えば数Ｋ
ビット程度のＥＥＰＲＯＭ回路を小面積で集積化でき、
かつ信頼性の高いＥＥＰＲＯＭ回路を提案した。

【０００６】この文献２のＥＥＰＲＯＭ回路では、ドレ
インとコントロールゲートがたすき接続されたフローテ
ィングゲート型の第１及び第２の記憶用トランジスタと
、前記第１及び第２の記憶用トランジスタのドレインに
それぞれ接続された第１及び第２のトランジスタと、読
出しモード時にオン状態となって前記第１及び第２の記
憶用トランジスタのソースにそれぞれ一定電位を印加す
る第１及び第２の読出し用トランジスタとで、ＥＥＰＲ
ＯＭメモリセルを構成している。

【０００７】このＥＥＰＲＯＭ回路では、第１，第２の
選択用トランジスタを介して、また第１，第２の読出し
用トランジスタの作用によって１ビットのデータが第１
，第２の記憶用トランジスタに相補的に記憶される。 そして、前記記憶データを第１，第２の選択用トランジ
スタを介して差動で読出すことにより、メモリセルの寿
命の向上が図れると共に、第１及び第２の記憶用トラン
ジスタのいずれか一方の不良状態を他方の記憶用トラン
ジスタで救済可能となるため、不良率の低減化が図れる
。さらに、回路構成が簡単であるため、小面積で集積化
できるという利点も有している。

【０００８】ところで、例えば半導体メーカにおいては
、ＥＥＰＲＯＭ回路の個々のメモリセルのＶＴのマージ
ンをチェックし、正常に書込み及び消去が行われること
を確認した上で出荷することが、不良率を下げ、高信頼
性を得るために必要なことである。しかし、前記文献１
，２には、このようなテスト方法については何ら記載さ
れていない。この対応策としては、電源電圧や動作温度
を通常の使用条件外まで広げて動作を確認し、間接的に
メモリセルのＶＴにマージンがあることを確認するか、
あるいは個々のメモリセルに何らかのチェック手段を付
加しておき、外部より、メモリセルのＶＴを測定できる
ようにしておく等の方法が考えられる。このようなテス
ト手段を例えば前記文献１に適用した場合、回路構成を
複雑化することなくＶＴのマージンチェックが簡単で、
しかも信頼性の高いＥＥＰＲＯＭ回路を提供することが
困難であった。

【０００９】これに対し、前記文献２のＥＥＰＲＯＭ回
路では、各メモリセル内の第１及び第２の記憶用トラン
ジスタに特性上のアンバランスがあっても、あるいは一
方が書込み、消去不能であっても、メモリセルとしては
動作するので、前記のＶＴのマージンチェックを必ずし
も実行しなくてもよい。しかし、製造時の前記不良をＶ
Ｔのマージンチェックで取除くことができれば、出荷後
のＥＥＰＲＯＭ回路の不良率を減少して信頼性をより高
めることができる。

【００１０】従って、本発明では、前記文献２の技術を
さらに改良し、第１及び第２の記憶用トランジスタの個
々のＶＴマージンをチェック可能な構造にすることによ
り、製造時（出荷時）ばかりでなく、ユーザーの使用時
においてもＶＴマージンチェックが行えるようにするこ
とにより、より信頼性の高いＥＥＰＲＯＭ回路を経済的
に提供するものである。

【００１１】

【課題を解決するための手段】第１の発明は、ドレイン
とコントロールゲートがたすき接続されたフローティン
グゲート型の第１及び第２の記憶用のトランジスタ（以
下、Ｔｒという）と、前記第１及び第２の記憶用Ｔｒの
ドレインにそれぞれ接続された第１及び第２の選択用Ｔ
ｒとを、有するメモリセルを備えたＥＥＰＲＯＭ回路に
おいて、次のような手段を講じている。

【００１２】即ち、第１及び第２のマージンチェック信
号によりオン、オフ動作して前記第１また第２の記憶用
Ｔｒのソースのいずれか一方に一定電圧を印加する第１
及び第２の読出し用Ｔｒを設ける。そして、前記一定電
圧が印加される記憶用Ｔｒのゲートに前記選択用Ｔｒを
介して所定電位を印加し、該記憶用Ｔｒの電位を読出し
てそのＶＴマージンのチェックを行う構成にしている。

【００１３】第２の発明は、第１の発明において、前記
第１及び第２の選択用Ｔｒのゲートをワード線に、各々
のドレインを相補的な第１及び第２のビット線にそれぞ
れ接続する。そして、第３のマージンチェック信号によ
りオン、オフ動作するたすき接続された一組の負荷用Ｔ
ｒを前記第１及び第２のビット線に接続している。

【００１４】

【作用】第１の発明では、第１，第２のマージンチェッ
ク信号により、第１または第２の読出し用Ｔｒをオンま
たはオフし、第１または第２の記憶用Ｔｒのいずれか一
方の働きを禁止する。そして、動作が禁止されていない
記憶用Ｔｒのゲートに、選択用Ｔｒを介して所定の電位
を印加した後、該記憶用Ｔｒの書込み状態に応じた電位
、あるいは消去状態に応じた電位を読出すことにより、
各記憶用Ｔｒの書込みマージ不足、あるいは消去マージ
ン不足のチェックが行える。これにより、製造時ばかり
でなく、使用時にもマージンチェックが容易に行える。

【００１５】第２の発明では、第１，第２の記憶用Ｔｒ
のＶＴマージンチェック時に、第３のマージンチェック
信号で、一組の負荷用Ｔｒのたすき接続を解除すること
により、第１と第２のビット線相互の影響を受けること
なく、精度のよいマージンチェックが行える。従って、
前記課題を解決できるのである。

【００１６】

【実施例】図１は、本発明の一実施例を示すＥＥＰＲＯ
Ｍ回路の回路図である。

【００１７】このＥＥＰＲＯＭ回路は、相補的な第１，
第２のビット線ＢＬａ，ＢＬｂ及びワード線ＷＬＯに接
続されたメモリセル１０と、アドレスＡＤをデコードし
てワード線ＷＬＯを選択するワードセレクタ２０と、メ
モリセル１０に対する書込み電圧及び消去電圧を供給す
る書込み・消去回路５０と、データＤＡｉ，ＤＡｏの入
出力及び読出しデータの検知・増幅を行うデータ入出力
・センス回路８０とを、備えている。

【００１８】このようなメモリセル１０、書込み・消去
回路５０、及びデータ入出力・センス回路８０を横方向
に複数列配列し、メモリセル１０及びワードセレクタ２
０を縦方向に複数列配列することにより、任意のビット
数、例えば数Ｋビットのメモリセルアレイが構成される
。

【００１９】メモリセル１０は、フローティングゲート
型の第１及び第２の記憶用Ｔｒ１１，１２と、第２，第
１のマージンチェック信号ＭＣＫ２，ＭＣＫ１によりオ
ン、オフ動作するＮチャネル型ＦＥＴからなる第１及び
第２の読出し用Ｔｒ１３，１４と、ワード線ＷＬＯの電
位によりオン、オフ動作するＮチャネル型ＦＥＴからな
る第１及び第２の選択用Ｔｒ１５，１６とを備えている
。

【００２０】記憶用Ｔｒ１１，１２は、そのドレイン及
びコントロールゲートが相互にたすき接続され、その各
ソースが読出し用Ｔｒ１３，１４を介してグランド電位
にそれぞれ接続されている。さらに、記憶用Ｔｒ１１，
１２の各ドレインは、選択用Ｔｒ１５，１６のソース・
ドレインを介してビット線ＢＬａ，ＢＬｂにそれぞれ接
続されている。

【００２１】ワードセレクタ２０は、アドレスＡＤをデ
コードするアドレスデコーダ３０と、そのアドレスデコ
ーダ出力によりワード線ＷＬＯに対する高電圧の印加及
びその放電を行う高電圧スイッチ回路４０とで、構成さ
れている。

【００２２】アドレスデコーダ３０は、アドレスＡＤを
デコードする多入力ＮＡＮＤゲート３１、及びその出力
を反転するインバータ３２より構成されている。高電圧
スイッチ回路４０は、アドレスデコーダ３０の出力によ
り活性化され、高電圧ＶＰＰの印加により、クロックパ
ルスＣＫ１に基づきワード線ＷＬＯを駆動する回路であ
る。

【００２３】この高電圧スイッチ回路４０は、Ｎチャネ
ル型ＦＥＴからなるＴｒ４１，４４，４６、零スレッシ
ョルドＦＥＴからなるＴｒ４２、キャパシタ４３、及び
２入力ＮＡＮＤゲート４５より構成されている。零スレ
ッショルドＦＥＴは、ＶＴを０Ｖ付近（０±０．４Ｖ程
度）に制御したものであり、このＦＥＴを用いることに
より、電圧損失の少ない効率的な昇圧が可能となる。な
お、Ｔｒ４４のゲートには、読出し信号ＳＡが印加され
ている。

【００２４】書込み・消去回路５０は、入力データに応
じた“１”または“０”とクロックパルスＣＫ２との論
理をとる二つの２入力ＮＡＮＤゲート５１，５２と、ビ
ット線ＢＬａ，ＢＬｂに直列接続され読出し時“１”と
なる読出し信号ＳＡによりオンするＮチャネル型ＦＥＴ
からなる二つの転送用Ｔｒ５３，５４と、ＮＡＮＤゲー
ト５１，５２の出力によりオン、オフ制御される二つの
昇圧回路６０，７０とで、構成されている。

【００２５】一方の昇圧回路６０は、ＮＡＮＤゲート５
１の出力により活性化してビット線ＢＬａに高電圧ＶＰ
Ｐを印加する回路であり、Ｎチャネル型ＦＥＴからなる
Ｔｒ６１，６４と、零スレッショルドＦＥＴからなるＴ
ｒ６２と、キャパシタ６３とで、構成されている。他方
の昇圧回路７０は、ＮＡＮＤゲート５２の出力により活
性化してビット線ＢＬｂに高電圧ＶＰＰを印加する回路
であり、一方の昇圧回路６０と同様に、Ｎチャネル型Ｆ
ＥＴからなるＴｒ７１，７４と、零スレッショルドＦＥ
ＴからなるＴｒ７２と、キャパシタ７３とで、構成され
ている。

【００２６】データ入出力・センス回路８０は、書込み
データＤＡｉと消去チェック信号ＥＲＣＫまたは読出し
モード信号ＲＤＭとの論理をとる二つのデータ入力用２
入力ＮＯＲゲート８１，８２と、ビット線電位の差動増
幅及び電流／電圧変換を行うＰチャネル型ＦＥＴからな
るたすき接続の負荷用Ｔｒ８３，８４と、第３のマージ
ンチェック信号ＭＣＫ３によりオフ状態となるＰチャネ
ル型ＦＥＴからなるＴｒ８５，８７と、第３のマージン
チェック信号ＭＣＫ３によりオンするＮチャネル型ＦＥ
ＴからなるＴｒ８６，８８と、読出し回路９０とで、構
成されている。読出し回路９０は、負荷用Ｔｒ８３，８
４の出力電圧の論理をとる二つの２入力ＡＮＤゲート９
１，９２と、該ＡＮＤゲート９１，９２の出力の不一致
時に“１”のアラーム信号ＡＲを出力する２入力ＮＯＲ
ゲート９３と、該ＡＮＤゲート９１，９２の出力により
セットまたはリセットされて読出しデータＤＡｏを出力
するフリップフロップ（以下、ＦＦという）９４とで、
構成されている。

【００２７】このデータ入出力・センス回路８０では、
第３のマージンチェック信号ＭＣＫ３によってＴｒ８５
，８７をオフし、Ｔｒ８６，８８をオンすることにより
、負荷用Ｔｒ８３，８４のたすき接続を解除できる構成
となっている。

【００２８】図２は図１の書込み・消去及び読出し動作
のタイミング図、図３は図１の書込みマージンチェック
動作のタイミング図、及び図４は図１の消去マージンチ
ェック動作のタイミング図であり、これらの図を参照し
つつ、（１）書込み・消去動作、（２）読出し動作、（
３）マージンチェック動作について説明する。

【００２９】（１）書込み・消去動作 図２に示すように、先ず、クロックパルスＣＫ１をワー
ドセレクタ２０のＮＡＮＤゲート４５に供給すると、例
えばアドレスデコーダ３０の出力により選択された高電
圧スイッチ回路４０のみが活性化し、ワード線ＷＬＯに
高電圧ＶＰＰが印加される。すると、メモリセル１０，
…内の選択用Ｔｒ１５，１６がオンし、該メモリセル１
０，…が選択状態となる。

【００３０】次に、クロックパルスＭＣＫ２を書込み・
消去回路５０内のＮＡＮＤゲート５１，５２に供給する
と、該ＮＡＮＤゲート５１，５２の作用により、データ
入力用ＮＯＲゲート８１，８２の出力に対応して二つの
昇圧回路６０，７０のいずれか一方が活性化し、ビット
線ＢＬａまたはＢＬｂを高電圧ＶＰＰレベルにチャージ
アップすると共に、Ｔｒ６４または７４により、ビット
線ＢＬｂ，ＢＬａを０Ｖにする。そのため、選択された
記憶用Ｔｒ１１，１２は、書込みデータＤＡｉに従って
、Ｔｒ１１のＶＴが低くなると共にＴｒ１２のＶＴが高
くなる方向、つまりデータの書込みが行われるか、ある
いはＴｒ１１のＶＴが高くなると共にＴｒ１２のＶＴが
低くなる方向、つまりデータの消去が行われることにな
る。

【００３１】この書込み・消去動作では、書込みと消去
が同一ワード線ＷＬＯ，…上において各ビット同時に行
われるので、従来のような書込み後に消去を行うものに
比べ、書込み・消去時間を１／２に短縮できる。

【００３２】（２）読出し動作 データを読出す場合、図２に示すように、第１，第２，
第３のマージンチェック信号ＭＣＫ１，ＭＣＫ２，ＭＣ
Ｋ３を“１”にすると共に、読出し信号ＳＡを“１”に
する。すると、メモリセル１０内の読出し用Ｔｒ１３，
１４がオンし、記憶用Ｔｒ１１，１２のソースが０Ｖに
なる。これにより、Ｔｒ１１，１２の記憶内容、つまり
該Ｔｒ１１，１２のＶＴに対応した電流が、選択用Ｔｒ
１５，１６を通してビット線ＢＬａ，ＢＬｂに流れる。

【００３３】同時に、読出し信号ＳＡによって書込み・
消去回路５０内の転送用Ｔｒ５３，５４がオンするので
、ビット線ＢＬａ，ＢＬｂに流れる電流が、負荷用Ｔｒ
８３，８４により、電圧の形で差動増幅される。すると
、ＡＮＤゲート９１，９２の入力端子には、記憶用Ｔｒ
１１，１２のＶＴの差に応じた電位差が入力される。 そのため、ビット線ＢＬｂの電位に対してビット線ＢＬ
ａの電位の方が高ければ“１”、低ければ“０”のデー
タＤＡｏを、ＦＦ９４から読出すことができる。ワード
線ＷＬＯ，…の選択が終了すると、ワードセレクタ２０
，…内のＴｒ４６により、該ワード線ＷＬＯ，…がほぼ
０Ｖに放電される。

【００３４】この読出し動作では、第１及び第２の記憶
用Ｔｒ１１，１２に記憶されたＶＴの差に対応した電流
を、負荷用Ｔｒ８３，８４で電位差に変換して“１”，
“０”の形で読出す。そのため、劣化により、第１，第
２の記憶用Ｔｒ１１，１２のＶＴの差が小さくなっても
、相当回数、データを正しく読出すことができ、それに
よってメモリセル１０，…の寿命が大幅に改善される。

【００３５】しかも、ＥＥＰＲＯＭ回路の使用中におい
て、メモリセル１０，…内の片方の記憶用Ｔｒ１１また
は１２が不良になっても、他方の記憶Ｔｒ１２または１
１のＶＴが正常であれば、データの読出しを正しく行う
ことができる。そのため、不良率が改善される。さらに
、メモリセル１０及びその周辺回路の回路構成が簡単で
あるため、小さな形成面積で、数Ｋビット程度まで、経
済的に集積化できる。 （３）マージンチェック動作 （３）（ａ）　　書込みマージンチェック動作図３に示
すように、チェックすべきワードアドレスＡＤをワード
セレクタ２０内のＮＡＮＤゲート３１に与え、インバー
タ３２及びＴｒ４４を介して例えばワード線ＷＬＯを“
１”にする。次に、書込みデータＤＡｉとして“０”を
データ入出力・センス回路８０内のＮＯＲゲート８１に
与える。同時に、第１のマージンチェック信号ＭＣＫ１
を“０”、第２のマージンチエック信号ＭＣＫ２を“１
”とする。すると、読出し用Ｔｒ１４がオフになり、記
憶用Ｔｒ１２の動作が禁止され、記憶用Ｔｒ１１のみが
動作状態となる。一方、書込み・消去回路５０内のＴｒ
７４，７２及びメモリセル１０内の選択用Ｔｒ１６がオ
ンし、記憶用Ｔｒ１１のゲートにほぼ０Ｖが印加される
。これにより、記憶用Ｔｒ１１の書込みの深さに応じた
電位が選択用Ｔｒ１５を介してビット線ＢＬａに読出さ
れる。

【００３６】読出し信号ＳＡを“１”、第３のマージン
チェック信号ＭＣＫ３を“１”とし、転送用Ｔｒ５３、
データ入出力・センス回路８０内のＡＮＤゲート９１，
９２及びＮＯＲゲート９３を通してビット線ＢＬａ上の
電位を出力することができる。つまり、記憶用Ｔｒ１１
が正常であればオン状態であり、ビット線ＢＬａ，ＢＬ
ｂ共に“０”となるので、ＮＯＲゲート９３から出力さ
れるアラーム信号ＡＲが“０”となる。仮に、記憶用Ｔ
ｒ１１が書込みマージン不足であれば、ビット線ＢＬａ
が“０”とならずに“１”となるので、アラーム信号Ａ
Ｒが“１”となる。

【００３７】（３）（ｂ）消去マージンチェック動作消
去マージンチェックを行うには、図４に示すように、“
１”の消去チェック信号ＥＲＣＫをデータ入出力・セン
ス回路８０内のデータ入力用ＮＯＲゲート８１，８２に
与え、昇圧回路６０，７０内のＴｒ７４，６４，７２，
６２をオフにする。すると、負荷用Ｔｒ８４、転送用Ｔ
ｒ５４及び選択用Ｔｒ１６を通して、記憶用Ｔｒ１１の
ゲートには、ほぼ電源電位ＶＤＤが印加される。これに
より、選択用Ｔｒ１５を介してビット線ＢＬａに、該記
憶用Ｔｒ１１の消去の状態に応じた電位が読出される。

【００３８】ビット線ＢＬａに読出された電位は、転送
用Ｔｒ５３、読出し回路９０内のＡＮＤゲート９１，９
２、及びＮＯＲゲート９３を介してアラーム信号ＡＲと
して読出すことができる。つまり、記憶用Ｔｒ１１が正
常であればオフ状態であり、ビット線ＢＬａ，ＢＬｂ共
に“１”となるので、アラーム信号ＡＲが“０”となる
。仮に、記憶用Ｔｒ１１が消去マージン不足であれば、
ビット線ＢＬａが“１”とならずに“０”となるので、
アラーム信号ＡＲが“１”となる。

【００３９】（３）（ｃ）マージンチェックの利点等前
記（３）（ａ），（ｂ）において、記憶用Ｔｒ１２の書
込みマージンチェック及び消去マージンチェックは、第
１のマージンチェック信号ＭＣＫ１を“１”、第２のマ
ージンチェック信号ＭＣＫ２を“０”として、前記と同
様の操作を行うことで実現できる。

【００４０】以上のマージンチェックの操作、つまりマ
ージンチェック信号ＭＣＫ１，ＭＣＫ２，ＭＣＫ３及び
読出し信号ＳＡ等の印加手順は、マイクロコンピュータ
等によって簡単に行え、該マイクロコンピュータの操作
手順プログラム等を実行することにより、記憶用Ｔｒ１
１，１２のＶＴマージンを容易にチェックできる。その
ため、製造時（出荷時）においては、マージンチェック
によって不良率を改善でき、ＥＥＰＲＯＭ回路の信頼性
をより向上できる。しかも、ユーザー等の使用時にも、
マージンチェックが簡単に行えるので、アラーム信号Ａ
Ｒによってメモリセル１０の劣化や故障を検知できる。

【００４１】第３のマージンチェック信号ＭＣＫ３は、
負荷用Ｔｒ８３，８４のたすき接続を解除するために用
いている。これにより、ビット線ＢＬａとＢＬｂの相互
の影響を受けることなく、マージンチェックを精度よく
行える。

【００４２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、メモリセル１０，…
内のＴｒ１３〜１６をＰチャネル型ＦＥＴ等で構成した
り、あるいはワードセレクタ２０、書込み・消去回路５
０、及びデータ入出力・センス回路８０を他のトランジ
スタ等を用いて図１以外の回路構成に変形してもよい。

【００４３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１，第２のマージンチェック信号によりオ
ン、オフ動作する第１，第２の読出し用Ｔｒにより、第
１の記憶用ＴｒのＶＴマージンチェックを行う時には、
第２の記憶用Ｔｒの動作を禁止し、第２の記憶用Ｔｒの
ＶＴマージンチェックを行う時には、第１の記憶用Ｔｒ
の動作を禁止し、該第１，第２の記憶用Ｔｒの書込みマ
ージンチェック及び消去マージンチェックを行えるよう
にしている。そのため、第１及び第２の記憶用Ｔｒの各
ＶＴのマージンを簡単かつ適確にチェックでき、それに
よって製造時（出荷時）の不良率を改善でき、ＥＥＰＲ
ＯＭ回路の信頼性をより向上させることができる。しか
も、使用時においてもＶＴのマージンチェックが行える
ので、メモリセルの劣化や故障を検知できる。

【００４４】第２の発明によれば、第３のマージンチェ
ック信号により負荷用Ｔｒのたすき接続を解除できるの
で、第１と第２のビット線相互の影響を受けることなく
、第１と第２の記憶用ＴｒのＶＴマージンチェックを精
度よく行うことができる。しかも、第１の発明の効果に
加えて、メモリセル及びその周辺回路の回路構成が簡単
になるため、比較的小さな面積で、数Ｋビット程度まで
、経済的に集積化することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＥＥＰＲＯＭ回路の回路
図である。

【図２】図１の書込み・消去及び読出し動作のタイミン
グ図である。

【図３】図１の書込みマージンチェック動作のタイミン
グ図である。

【図４】図１の消去マージンチェック動作のタイミング
図である。

【符号の説明】

１０　　　　　　　　　　　　メモリセル１１，１２　
　　　　　第１，第２の記憶用Ｔｒ１３，１４　　　　
　　第１，第２の読出し用Ｔｒ１５，１６　　　　　　
第１，第２の選択用Ｔｒ２０　　　　　　　　　　　　
ワードセレクタ３０　　　　　　　　　　　　アドレス
デコーダ４０　　　　　　　　　　　　高電圧スイッチ
回路５０　　　　　　　　　　　　書込み・消去回路６
０，７０　　　　　　昇圧回路 ８０　　　　　　　　　　　　データ入出力・センス回
路８３，８４　　　　　　負荷用Ｔｒ ９０　　　　　　　　　　　　読出し回路ＢＬａ，ＢＬ
ｂ　　ビット線 ＷＬＯ　　　　　　　　　　ワード線

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ドレインとコントロールゲートがたす
   き接続されたフローティングゲート型の第１及び第２の
   記憶用トランジスタと、前記第１及び第２の記憶用トラ
   ンジスタのドレインにそれぞれ接続された第１及び第２
   の選択用トランジスタとを、有するメモリセルを備えた
   ＥＥＰＲＯＭ回路において、第１及び第２のマージンチ
   ェック信号によりオン、オフ動作して前記第１または第
   ２の記憶用トランジスタのソースのいずれか一方に一定
   電位を印加する第１及び第２の読出し用トランジスタを
   設け、前記一定電位が印加される記憶用トランジスタの
   ゲートに前記選択用トランジスタを介して所定電位を印
   加し、該記憶用トランジスタの電位を読出してそのスレ
   ッショルド電圧マージンのチェックを行う構成にした、
   ことを特徴とするＥＥＰＲＯＭ回路。
2. 【請求項２】　　請求項１記載のＥＥＰＲＯＭ回路にお
   いて、前記第１及び第２の選択用トランジスタのゲート
   をワード線に、各々のドレインを相補的な第１及び第２
   のビット線にそれぞれ接続し、第３のマージンチェック
   信号によりオン、オフ動作するたすき接続された一組の
   負荷用トランジスタを前記第１及び第２のビット線に接
   続した、ことを特徴とするＥＥＰＲＯＭ回路。