JPH0427708B2 - - Google Patents
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- JPH0427708B2 JPH0427708B2 JP58149058A JP14905883A JPH0427708B2 JP H0427708 B2 JPH0427708 B2 JP H0427708B2 JP 58149058 A JP58149058 A JP 58149058A JP 14905883 A JP14905883 A JP 14905883A JP H0427708 B2 JPH0427708 B2 JP H0427708B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にダイナミ
ツクRAMの改良に関するものである。 〔発明の技術的背景〕 従来のダイナミツクRAMは第１図に示す如く
２層電極構造を有している。即ち、図中の１はｐ
型シリコン基板であり、この基板１の主面にはフ
イールド酸化膜２で分離された島状のセル領域３
が形成されている。このセル領域３の表面上から
フイールド酸化膜２に亘る部分には例えば多結晶
シリコンからなるキヤパシタ電極４が同表面に形
成された薄い酸化膜５を介して設けられている。
このキヤパシタ電極４下のセル領域３表面には
n-型拡散層６が設けられている。また、前記セ
ル領域３表面にはn+型拡散層７が該n-型拡散層
６と所望距離へだてて設けられている。更に、図
中の８は例えば多結晶シリコンからなるトランス
フアーゲート電極であり、このゲート電極８は一
部が前記n-型拡散層６とn+型拡散層７の間に形
成されたゲート酸化膜９を介して前記セル領域３
表面上に位置し、他端が酸化膜１０を介して前記
キヤパシタ電極４上に延出している。前記トラン
スフアーゲート電極８を含む全面には層間絶縁膜
１１が被覆されている。この層間絶縁膜１１上に
はコンタクトホールを介して前記キヤパシタ電極
４と接続したＡ配線１２、コンタクトホールを
介して前記トランスフアーゲート電極８に接続し
たワードラインとしてのＡ配線１３が設けられ
ている。 〔背景技術の問題点〕 しかしながら、上述したダイナミツクRAMに
あつてはトランスフアーゲート電極８にＡ配線
１３から電圧を加えてキヤパシタ電極４下のn-
型拡散層６とn+型拡散層７との間の電荷のやり
とりを行なうため、Ａ配線１３にメイズ（サ−
ジ電圧）が加わつた場合、ゲート破壊を招く欠点
があつた。このため、Ａ配線（外部端子）側に
入力保護回路を設けてサージ破壊を防止すること
が行なわれているが、入力保護回路の付設による
集積度の低下や付加コストの高騰化を招く。 また、従来のダイナミツクRAMは二層電極構
造となつているため、セル領域の面積が増大し、
高密度化には自ずと限界があつた。 更に、従来のダイナミツクRAMは二層電極構
造で、表面の凹凸が激しくために微細パターンの
加工が困難となる。しかも、ワードライン、ビツ
トラインを共にＡ配線で形成しようとする２層
Ａ配線構造にしなければならない。 〔発明の目的〕 本発明は入力保護回路を設けずにサージ電圧に
よるゲート破壊を防止できると共に、高集積度で
微細パターンの加工が容易なダイナミツクRAM
等の半導体記憶装置を提供しようとするものであ
る。 〔発明の概要〕 本発明は第１導電型の半導体基体の主面に選択
的に第２導電型の半導体領域を設け、この半導体
領域に素子分離領域で分離された島状のセル領域
を設け、このセル領域の表面上に薄い絶縁膜を設
けると共に該絶縁膜上に少なくともキヤパシタ電
極とトランスフアーゲートを兼ねる電極を設け、
かつ前記セル領域表面に互に電気的に分離された
低濃度、高濃度の第１導電型の不純物層を設け、
制御手段により前記半導体領域の電位を変化させ
て前記各不純物層、絶縁膜及び電極からなる
MOSトランスフアートランジスタのスイツチン
グ制御を行なうことによつて、既述した特性を有
する半導体記憶装置を得ることを骨子とするもの
である。 〔発明の実施例〕 以下、本発明をダイナミツクRAMに適用した
例について第２図Ａ〜Ｃを参照して詳細に説明す
る。 図中の２１は例えばｎ型のシリコン基板であ
り、この基体２１には互に隣接した２つのｐ−ウ
エル領域２２，２２′が選択的に設けられている。
一方のｐ−ウエル領域２２には列方向（Ｘ方向）
に延びる埋込みSiO2からなる素子分離領域２３
ａ……と行方向（Ｙ方向）に延びる埋込みSiO2
からなる素子分離領域２３ｂ……とが設けられて
おり、これら素子分離領域２３ａ……，２３ｂ…
…によりｐ−ウエル領域２２に複数の島状のセル
領域２４11，２４12，２４13，２４21，２４22，２
４23が形成されている。なお、前記列方向に延び
る素子分離領域２３ａ……は第２図Ｂに示す如く
底部がｐ−ウエル領域２２の底面（基板２１との
界面）より所望距離へだてて上方に位置し、かつ
前記行方向に延びる素子分離領域２３ｂ……は同
図Ｃに示す如く底部がｐ−ウエル領域２２底面に
接している。つまり、前記行方向に延びるセル領
域２４11，２４21，２４12，２４22，２４13，２４
２３は夫々共通に接続され、かつ列方向に延びるセ
ル領域２４11，２４12，２４13，２４21，２４22，
２４23は素子分離領域２３ｂ……により互に電気
的に分離されることになる。また、前記ｐ−ウエ
ル領域２２の一端側には素子分離領域２３ａ…
…，２３ｂ……により分離された島状領域２５1，
２５2，２５3が設けられている。これら島状領域
２５1〜２５3は素子分離領域２３ｂ……により互
に電気的に分離されており、かつ行方向において
前記セル領域２４11，２４21，２４12，２４22，
２４13，２４23と夫々共通に接続されている。更
に、前記他方のｐ−ウエル領域２２′にも前記行
方向に延びる素子分離領域２３ｂ……により互に
電気的に分離された島状領域２６1〜２６3が形成
されている。 また、前記セル領域２４11〜２４13、２４21〜
２４23及び島状領域２５1〜２５3、２６1〜２６2
表面上には薄い酸化膜２７が被覆されている。前
記各セル領域２４11〜２４13、２４21〜２４23の
表面には夫々n+型拡散層２８……が設けられて
おり、かつこれらn+型拡散層２８……の列方向
に両端は行方向に延びる前記素子分離領域２３ｂ
……に接している。これらn+型拡散層２８……
に対して所望長さ離間した前記各セル領域２４11
〜２４13，２４21〜２４23の表面の大部分には
夫々n-型拡散層２９……が設けられており、か
つこれらn-型拡散層２９……は列方向の両端部
が行方向に延びる素子分離領域２３ｂ……に接す
ると共に行方向の一端部が列方向に延びる素子分
離領域２３ａ……に接している。そして、前記各
セル領域２４11〜２４13、２４21〜２４23及びそ
の周辺の素子分離領域２３ａ……，２３ｂ……の
酸化膜２７上にはキヤパシタ電極とトランスフア
ゲートを兼ねる例えば多結晶シリコンからなる電
極３０が設けられている。つまり、各セル領域２
４11〜２４13、２４21〜２４23において、n-型拡
散層２９……上の電極３０部分はキヤパシタ電極
として機能し、n-型拡散層２９……とn+型拡散
層２８……間の領域（チヤンネル領域）上の電極
３０部分はトランスフアーゲート電極として機能
する。また、前記ｐ−ウエル領域２２の島状領域
２５1とｐ−ウエル領域２２′の島状２６1の間の
酸化膜２７上には前記電極３０と同一工程で形成
された多結晶シリコンからなるゲート電極３１1
が設けられている。同様に、前記ｐ−ウエル領域
２２の島状領域２５2，２５3とｐ−ウエル領域２
２′の島状領域２６2，２６3の間には夫々ゲート
電極３１2，３１3が設けられている。 更に、前記電極３０及びゲート電極３１1〜３
１3を含む全面にはSiO2からなる層間絶縁膜３２
が被覆されている。また、前記n+型拡散層２８
……の一部に対応する酸化膜２７、電極３０及び
層間絶縁膜３２にはコンタクトホール３３……が
開孔されており、かつ該コンタクトホール３３…
…側面と多結晶シリコンからなる電極３０の間に
は後期Ａ配線と電極３０とを絶縁するための酸
化層３４……が夫々形成されている。そして前記
層間絶縁膜３２上にはコンタクトホール３３……
を介して前記セル領域２４11〜２４13の各n+型拡
散層２８……と夫々接続した列方向に延びるＡ
配線（ビツトライン）３５1が設けられている。
また、同絶縁膜３２上にはコンタクトホール３３
を介して前記セル領域２４21〜２４23の各n+型拡
散層２８……と夫々接続した列方向に延びるＡ
配線（ビツトライン）３５2が設けられている。
こうした構成により各メモリ領域２４11〜２４1
３、２４21〜２４23にはメモリセル３６11 〜３６13 、
３６21〜３６23 が形成される。また、このメモリ
セルを等価回路で示すと第３図の如くなる。即
ち、図中のTr1は各メモリセルに形成された
MOSトランスフアートランジスタ、Ｃは電極３
０、n-拡散層２９及びこれらの間の酸化膜２７
により形成されたキヤパシタである。これらトラ
ンジスタTr1のゲートとキヤパシタＣは定電源
VDDに接続されている。前記トランジスタTr1は
ビツトラインBLに接続されている。また、前記
トランジスタTr1にはバツクゲートバイアスを加
えるための外部電源VCCが接続されている。そし
て、トランジスタTr1と外部電源VCCの間にはｐ
−ウエル領域２２，２２′、酸化膜２７及びゲー
ト電極３１1，３１2，３１3からなるMOSトラン
ジスタTr2が介装され、かつ該トランジスタTr2
のゲートにはワードラインWLが接続されてい
る。 次に、上述したダイナミツクRAMのメモリセ
ルの作用を説明する。 まず、電極３０に定電源VDDから例えば1.5Vの
定電圧を印加しかつビツトラインBLからn+型拡
散層２８……に所定電圧を加えた状態で、外部電
源VCCからｐ−ウエル領域２２′の各島状領域２
６1〜２６3に例えば−5Vの電圧を印加し、例え
ばワードラインWLよりMOSトランジスタTr2の
ゲート電極３１1をオンすると、該ゲート電極３
１1に対応するｐ−ウエル領域２２の行方向に延
びる島状領域２５1、セル領域２４11，２４21は互
に共通接続され、他の島状領域２５2，２５3、セ
ル領域２４12，２４13，２４22，２４23に対して
は電気的に絶縁されているため、前記島状領域２
５1を介して前記セル領域２４12，２４21のみに−
5Vの電圧が加えられる。このようにセル領域２
４12，２４21に−5Vの電圧が印加されると、バツ
クゲートバイアンス効果により、同セル領域２４
１２，２４21におけるn-型拡散層２９、n+型拡散層
２８、酸化膜２７及び前記拡散層２９，２８間上
の電極３０部分によつて構成されるMOSトラン
スフアートランジスタのしきい値電圧（VTh）が
上がるため、同トランジスタはオフする。一方、
他のセル領域２４12，２４13，２４22，２４23の
電圧は0Vであるため、これらセル領域のMOSト
ランスフアートランジスタはオンする。 次に、ダイナミツクRAMの書き込み、読み出
し等を説明する。 （） 非選択 ｐ−ウエル領域２２′の各島状領域２６1〜２６
３に外部電源VCCから−5Vを加え電極３０に定電
源VDDから例えば1.5Vの電圧を加えた状態で、ゲ
ート電極３１1〜３１3を有する各MOSトランジ
スタTr2をオンさせ、全てのセル領域２４11〜２
４13、２４21〜２４23に−5Vの電圧を印加してそ
れらメモリセル３６11 〜３６13 ，３６21 〜３６23
MOSトランスフアトランジスタTr1をオフさせ
る。 （） 書き込み ｐ−ウエル領域２２′、電極３０に同様な電圧
を加え、かつビツトライン３５1（BL）を選択し
て所定電圧をメモリセル３６11 ，３６12 ，３６13
の各n+型拡散層２８……に印加した状態で、ワ
ードラインWLを介してゲート電極３１1を有す
るMOSトランジスタTr2でオフし、行方向に延
びるセル領域２４11，２４21の電圧を0Vにするこ
とにより、メモリセル３６11 の番地選択がなさ
れ、そのトランジスタTr1がオンしてキヤパシタ
Ｃに電荷が蓄積される。この後、ゲート電極３１
１を有するトランジスタTr2をオンさせ、メモリ
セル３６11 のトランジスタTr1をオフさせる。 （） 読み出し ｐ−ウエル領域２２′、電極３０に同様な電圧
を加え、かつビツトライン３５1（BL）を選択し
て所定電圧をメモリセル３６11 ，３６12 ，３６13
の各n+型拡散層２８……に印加した状態で、ワ
ードラインWLを介してゲート電極３１1を有す
るMOSトランジスタTr2をオフし、同様にセル
領域２４11，２４21の電圧をOVにすると、メモ
リセル３６11 の番地選択がなされ、そのトランジ
スタTr1がオンしてキヤパシタＣに蓄積された電
荷がn+型拡散層２８に移行し、ビツトライン３
５1（BL）が高い電圧“１”の信号が出力され
る。また、同様な条件でワードラインWLを介し
てゲート電極３１2を有するMOSトランジスタ
Tr2をオフし、行方向に延びるセル領域２４12，
２４22の電圧をOVにすることにより、メモリセ
ル３６12 の番地選択がなされ、そのトランジスタ
Tr1がオンするが、同セル３６12 のキヤパシタＣ
には電荷が蓄積されていないため、ビツトライン
３５1（BL）は低電圧の“０”の信号が出力され
る。 したがつて、キヤパシタ電極とトランスフアー
ゲートを兼ねる電極への電圧を固定した状態で外
部電圧からウエル領域の電圧を変化させることに
より、MOSトランスフアートランジスタのスイ
ツチング制御を行なうことができるため、外部電
圧にサージ電圧を加わつても、そのサージ電圧は
MOSトランスフアートランジスタのキヤパシタ
のみならず、ウエル領域と基板間、ウエル領域と
n-型拡散層間及びウエル領域とn+型拡散層の
夫々のキヤパシタで分割され、ゲート破壊を防止
できる。その結果、入力保護回路を省略できるた
め、高信頼性で高集積度のダイナミツクRAMを
得ることができる。 また、従来ではキヤパシタ電極とトランスフア
ーゲート電極の２層構造であるのに対し、本発明
ではそれらを兼ねた１層の電極で済み、かつＡ
配線も一層のみで済むため、表面の平坦性に優
れ、微細加工が可能となる。しかも、同様な理由
でＡ配線の段切れを著しく少なくでき、信頼性
の向上、歩留りの向上を達成できる。 さらに、キヤパシタ電極とトランスフアーゲー
ト電極を共通化できるため、セル領域の面積を大
巾に縮小でき、集積度を飛躍的に向上できる。 なお、上記実施例ではキヤパシタ電極とトラン
スフアーゲート電極を兼ねる電極下に一様な厚さ
の酸化膜を形成したが、これに限定されない。例
えば、第４図に示す如くキヤパシタ領域となる電
極３０部分の下に薄い酸化膜３７、トランスフア
ーゲート領域となる電極３０部分の下にそれより
厚い酸化膜３７′を、夫々設けた構造にしてもよ
い。このような構成によれば蓄積用キヤパシタの
容量を一層大きくできると共に、MOSトランス
フアートランジスタの信頼性も向上できる。 上記実施例ではn+型拡散層と接続するビツト
ラインをＡ配線で形成したが、多結晶シリコン
からなる電極の形成と同一工程で同材質の配線
（ビツトライン）を形成してもよい。このような
構造にすれば、表面の平坦性を一層向上できる。 上記実施例ではｐ−ウエル領域への電圧供給制
御をMOS構造のトランジスタを用いて行なつた
が、これに限定されない。例えば、第５図に示す
如くｐ−ウエル領域２２の端部付近の表面にn+
型接合領域３８と、この領域３８に接するゲート
電極３９とからなる接合形MOS FETを設け、
このFETによる空乏層４０の拡がりによりｐ−
ウエル領域２２への電圧供給制御を行なつてもよ
い。 〔発明の効果〕 以上詳述した如く、本発明によれば入力保護回
路を設けずにサージ電圧によるゲート破壊を防止
できると共に、微細パターンの加工が容易で、Ａ
配線などの段切れを防止でき、更にセル領域の
面積を大巾に縮小した高信頼性、高集積度のダイ
ナミツクRAM等の半導体記憶装置を提供でき
る。
ツクRAMの改良に関するものである。 〔発明の技術的背景〕 従来のダイナミツクRAMは第１図に示す如く
２層電極構造を有している。即ち、図中の１はｐ
型シリコン基板であり、この基板１の主面にはフ
イールド酸化膜２で分離された島状のセル領域３
が形成されている。このセル領域３の表面上から
フイールド酸化膜２に亘る部分には例えば多結晶
シリコンからなるキヤパシタ電極４が同表面に形
成された薄い酸化膜５を介して設けられている。
このキヤパシタ電極４下のセル領域３表面には
n-型拡散層６が設けられている。また、前記セ
ル領域３表面にはn+型拡散層７が該n-型拡散層
６と所望距離へだてて設けられている。更に、図
中の８は例えば多結晶シリコンからなるトランス
フアーゲート電極であり、このゲート電極８は一
部が前記n-型拡散層６とn+型拡散層７の間に形
成されたゲート酸化膜９を介して前記セル領域３
表面上に位置し、他端が酸化膜１０を介して前記
キヤパシタ電極４上に延出している。前記トラン
スフアーゲート電極８を含む全面には層間絶縁膜
１１が被覆されている。この層間絶縁膜１１上に
はコンタクトホールを介して前記キヤパシタ電極
４と接続したＡ配線１２、コンタクトホールを
介して前記トランスフアーゲート電極８に接続し
たワードラインとしてのＡ配線１３が設けられ
ている。 〔背景技術の問題点〕 しかしながら、上述したダイナミツクRAMに
あつてはトランスフアーゲート電極８にＡ配線
１３から電圧を加えてキヤパシタ電極４下のn-
型拡散層６とn+型拡散層７との間の電荷のやり
とりを行なうため、Ａ配線１３にメイズ（サ−
ジ電圧）が加わつた場合、ゲート破壊を招く欠点
があつた。このため、Ａ配線（外部端子）側に
入力保護回路を設けてサージ破壊を防止すること
が行なわれているが、入力保護回路の付設による
集積度の低下や付加コストの高騰化を招く。 また、従来のダイナミツクRAMは二層電極構
造となつているため、セル領域の面積が増大し、
高密度化には自ずと限界があつた。 更に、従来のダイナミツクRAMは二層電極構
造で、表面の凹凸が激しくために微細パターンの
加工が困難となる。しかも、ワードライン、ビツ
トラインを共にＡ配線で形成しようとする２層
Ａ配線構造にしなければならない。 〔発明の目的〕 本発明は入力保護回路を設けずにサージ電圧に
よるゲート破壊を防止できると共に、高集積度で
微細パターンの加工が容易なダイナミツクRAM
等の半導体記憶装置を提供しようとするものであ
る。 〔発明の概要〕 本発明は第１導電型の半導体基体の主面に選択
的に第２導電型の半導体領域を設け、この半導体
領域に素子分離領域で分離された島状のセル領域
を設け、このセル領域の表面上に薄い絶縁膜を設
けると共に該絶縁膜上に少なくともキヤパシタ電
極とトランスフアーゲートを兼ねる電極を設け、
かつ前記セル領域表面に互に電気的に分離された
低濃度、高濃度の第１導電型の不純物層を設け、
制御手段により前記半導体領域の電位を変化させ
て前記各不純物層、絶縁膜及び電極からなる
MOSトランスフアートランジスタのスイツチン
グ制御を行なうことによつて、既述した特性を有
する半導体記憶装置を得ることを骨子とするもの
である。 〔発明の実施例〕 以下、本発明をダイナミツクRAMに適用した
例について第２図Ａ〜Ｃを参照して詳細に説明す
る。 図中の２１は例えばｎ型のシリコン基板であ
り、この基体２１には互に隣接した２つのｐ−ウ
エル領域２２，２２′が選択的に設けられている。
一方のｐ−ウエル領域２２には列方向（Ｘ方向）
に延びる埋込みSiO2からなる素子分離領域２３
ａ……と行方向（Ｙ方向）に延びる埋込みSiO2
からなる素子分離領域２３ｂ……とが設けられて
おり、これら素子分離領域２３ａ……，２３ｂ…
…によりｐ−ウエル領域２２に複数の島状のセル
領域２４11，２４12，２４13，２４21，２４22，２
４23が形成されている。なお、前記列方向に延び
る素子分離領域２３ａ……は第２図Ｂに示す如く
底部がｐ−ウエル領域２２の底面（基板２１との
界面）より所望距離へだてて上方に位置し、かつ
前記行方向に延びる素子分離領域２３ｂ……は同
図Ｃに示す如く底部がｐ−ウエル領域２２底面に
接している。つまり、前記行方向に延びるセル領
域２４11，２４21，２４12，２４22，２４13，２４
２３は夫々共通に接続され、かつ列方向に延びるセ
ル領域２４11，２４12，２４13，２４21，２４22，
２４23は素子分離領域２３ｂ……により互に電気
的に分離されることになる。また、前記ｐ−ウエ
ル領域２２の一端側には素子分離領域２３ａ…
…，２３ｂ……により分離された島状領域２５1，
２５2，２５3が設けられている。これら島状領域
２５1〜２５3は素子分離領域２３ｂ……により互
に電気的に分離されており、かつ行方向において
前記セル領域２４11，２４21，２４12，２４22，
２４13，２４23と夫々共通に接続されている。更
に、前記他方のｐ−ウエル領域２２′にも前記行
方向に延びる素子分離領域２３ｂ……により互に
電気的に分離された島状領域２６1〜２６3が形成
されている。 また、前記セル領域２４11〜２４13、２４21〜
２４23及び島状領域２５1〜２５3、２６1〜２６2
表面上には薄い酸化膜２７が被覆されている。前
記各セル領域２４11〜２４13、２４21〜２４23の
表面には夫々n+型拡散層２８……が設けられて
おり、かつこれらn+型拡散層２８……の列方向
に両端は行方向に延びる前記素子分離領域２３ｂ
……に接している。これらn+型拡散層２８……
に対して所望長さ離間した前記各セル領域２４11
〜２４13，２４21〜２４23の表面の大部分には
夫々n-型拡散層２９……が設けられており、か
つこれらn-型拡散層２９……は列方向の両端部
が行方向に延びる素子分離領域２３ｂ……に接す
ると共に行方向の一端部が列方向に延びる素子分
離領域２３ａ……に接している。そして、前記各
セル領域２４11〜２４13、２４21〜２４23及びそ
の周辺の素子分離領域２３ａ……，２３ｂ……の
酸化膜２７上にはキヤパシタ電極とトランスフア
ゲートを兼ねる例えば多結晶シリコンからなる電
極３０が設けられている。つまり、各セル領域２
４11〜２４13、２４21〜２４23において、n-型拡
散層２９……上の電極３０部分はキヤパシタ電極
として機能し、n-型拡散層２９……とn+型拡散
層２８……間の領域（チヤンネル領域）上の電極
３０部分はトランスフアーゲート電極として機能
する。また、前記ｐ−ウエル領域２２の島状領域
２５1とｐ−ウエル領域２２′の島状２６1の間の
酸化膜２７上には前記電極３０と同一工程で形成
された多結晶シリコンからなるゲート電極３１1
が設けられている。同様に、前記ｐ−ウエル領域
２２の島状領域２５2，２５3とｐ−ウエル領域２
２′の島状領域２６2，２６3の間には夫々ゲート
電極３１2，３１3が設けられている。 更に、前記電極３０及びゲート電極３１1〜３
１3を含む全面にはSiO2からなる層間絶縁膜３２
が被覆されている。また、前記n+型拡散層２８
……の一部に対応する酸化膜２７、電極３０及び
層間絶縁膜３２にはコンタクトホール３３……が
開孔されており、かつ該コンタクトホール３３…
…側面と多結晶シリコンからなる電極３０の間に
は後期Ａ配線と電極３０とを絶縁するための酸
化層３４……が夫々形成されている。そして前記
層間絶縁膜３２上にはコンタクトホール３３……
を介して前記セル領域２４11〜２４13の各n+型拡
散層２８……と夫々接続した列方向に延びるＡ
配線（ビツトライン）３５1が設けられている。
また、同絶縁膜３２上にはコンタクトホール３３
を介して前記セル領域２４21〜２４23の各n+型拡
散層２８……と夫々接続した列方向に延びるＡ
配線（ビツトライン）３５2が設けられている。
こうした構成により各メモリ領域２４11〜２４1
３、２４21〜２４23にはメモリセル３６11 〜３６13 、
３６21〜３６23 が形成される。また、このメモリ
セルを等価回路で示すと第３図の如くなる。即
ち、図中のTr1は各メモリセルに形成された
MOSトランスフアートランジスタ、Ｃは電極３
０、n-拡散層２９及びこれらの間の酸化膜２７
により形成されたキヤパシタである。これらトラ
ンジスタTr1のゲートとキヤパシタＣは定電源
VDDに接続されている。前記トランジスタTr1は
ビツトラインBLに接続されている。また、前記
トランジスタTr1にはバツクゲートバイアスを加
えるための外部電源VCCが接続されている。そし
て、トランジスタTr1と外部電源VCCの間にはｐ
−ウエル領域２２，２２′、酸化膜２７及びゲー
ト電極３１1，３１2，３１3からなるMOSトラン
ジスタTr2が介装され、かつ該トランジスタTr2
のゲートにはワードラインWLが接続されてい
る。 次に、上述したダイナミツクRAMのメモリセ
ルの作用を説明する。 まず、電極３０に定電源VDDから例えば1.5Vの
定電圧を印加しかつビツトラインBLからn+型拡
散層２８……に所定電圧を加えた状態で、外部電
源VCCからｐ−ウエル領域２２′の各島状領域２
６1〜２６3に例えば−5Vの電圧を印加し、例え
ばワードラインWLよりMOSトランジスタTr2の
ゲート電極３１1をオンすると、該ゲート電極３
１1に対応するｐ−ウエル領域２２の行方向に延
びる島状領域２５1、セル領域２４11，２４21は互
に共通接続され、他の島状領域２５2，２５3、セ
ル領域２４12，２４13，２４22，２４23に対して
は電気的に絶縁されているため、前記島状領域２
５1を介して前記セル領域２４12，２４21のみに−
5Vの電圧が加えられる。このようにセル領域２
４12，２４21に−5Vの電圧が印加されると、バツ
クゲートバイアンス効果により、同セル領域２４
１２，２４21におけるn-型拡散層２９、n+型拡散層
２８、酸化膜２７及び前記拡散層２９，２８間上
の電極３０部分によつて構成されるMOSトラン
スフアートランジスタのしきい値電圧（VTh）が
上がるため、同トランジスタはオフする。一方、
他のセル領域２４12，２４13，２４22，２４23の
電圧は0Vであるため、これらセル領域のMOSト
ランスフアートランジスタはオンする。 次に、ダイナミツクRAMの書き込み、読み出
し等を説明する。 （） 非選択 ｐ−ウエル領域２２′の各島状領域２６1〜２６
３に外部電源VCCから−5Vを加え電極３０に定電
源VDDから例えば1.5Vの電圧を加えた状態で、ゲ
ート電極３１1〜３１3を有する各MOSトランジ
スタTr2をオンさせ、全てのセル領域２４11〜２
４13、２４21〜２４23に−5Vの電圧を印加してそ
れらメモリセル３６11 〜３６13 ，３６21 〜３６23
MOSトランスフアトランジスタTr1をオフさせ
る。 （） 書き込み ｐ−ウエル領域２２′、電極３０に同様な電圧
を加え、かつビツトライン３５1（BL）を選択し
て所定電圧をメモリセル３６11 ，３６12 ，３６13
の各n+型拡散層２８……に印加した状態で、ワ
ードラインWLを介してゲート電極３１1を有す
るMOSトランジスタTr2でオフし、行方向に延
びるセル領域２４11，２４21の電圧を0Vにするこ
とにより、メモリセル３６11 の番地選択がなさ
れ、そのトランジスタTr1がオンしてキヤパシタ
Ｃに電荷が蓄積される。この後、ゲート電極３１
１を有するトランジスタTr2をオンさせ、メモリ
セル３６11 のトランジスタTr1をオフさせる。 （） 読み出し ｐ−ウエル領域２２′、電極３０に同様な電圧
を加え、かつビツトライン３５1（BL）を選択し
て所定電圧をメモリセル３６11 ，３６12 ，３６13
の各n+型拡散層２８……に印加した状態で、ワ
ードラインWLを介してゲート電極３１1を有す
るMOSトランジスタTr2をオフし、同様にセル
領域２４11，２４21の電圧をOVにすると、メモ
リセル３６11 の番地選択がなされ、そのトランジ
スタTr1がオンしてキヤパシタＣに蓄積された電
荷がn+型拡散層２８に移行し、ビツトライン３
５1（BL）が高い電圧“１”の信号が出力され
る。また、同様な条件でワードラインWLを介し
てゲート電極３１2を有するMOSトランジスタ
Tr2をオフし、行方向に延びるセル領域２４12，
２４22の電圧をOVにすることにより、メモリセ
ル３６12 の番地選択がなされ、そのトランジスタ
Tr1がオンするが、同セル３６12 のキヤパシタＣ
には電荷が蓄積されていないため、ビツトライン
３５1（BL）は低電圧の“０”の信号が出力され
る。 したがつて、キヤパシタ電極とトランスフアー
ゲートを兼ねる電極への電圧を固定した状態で外
部電圧からウエル領域の電圧を変化させることに
より、MOSトランスフアートランジスタのスイ
ツチング制御を行なうことができるため、外部電
圧にサージ電圧を加わつても、そのサージ電圧は
MOSトランスフアートランジスタのキヤパシタ
のみならず、ウエル領域と基板間、ウエル領域と
n-型拡散層間及びウエル領域とn+型拡散層の
夫々のキヤパシタで分割され、ゲート破壊を防止
できる。その結果、入力保護回路を省略できるた
め、高信頼性で高集積度のダイナミツクRAMを
得ることができる。 また、従来ではキヤパシタ電極とトランスフア
ーゲート電極の２層構造であるのに対し、本発明
ではそれらを兼ねた１層の電極で済み、かつＡ
配線も一層のみで済むため、表面の平坦性に優
れ、微細加工が可能となる。しかも、同様な理由
でＡ配線の段切れを著しく少なくでき、信頼性
の向上、歩留りの向上を達成できる。 さらに、キヤパシタ電極とトランスフアーゲー
ト電極を共通化できるため、セル領域の面積を大
巾に縮小でき、集積度を飛躍的に向上できる。 なお、上記実施例ではキヤパシタ電極とトラン
スフアーゲート電極を兼ねる電極下に一様な厚さ
の酸化膜を形成したが、これに限定されない。例
えば、第４図に示す如くキヤパシタ領域となる電
極３０部分の下に薄い酸化膜３７、トランスフア
ーゲート領域となる電極３０部分の下にそれより
厚い酸化膜３７′を、夫々設けた構造にしてもよ
い。このような構成によれば蓄積用キヤパシタの
容量を一層大きくできると共に、MOSトランス
フアートランジスタの信頼性も向上できる。 上記実施例ではn+型拡散層と接続するビツト
ラインをＡ配線で形成したが、多結晶シリコン
からなる電極の形成と同一工程で同材質の配線
（ビツトライン）を形成してもよい。このような
構造にすれば、表面の平坦性を一層向上できる。 上記実施例ではｐ−ウエル領域への電圧供給制
御をMOS構造のトランジスタを用いて行なつた
が、これに限定されない。例えば、第５図に示す
如くｐ−ウエル領域２２の端部付近の表面にn+
型接合領域３８と、この領域３８に接するゲート
電極３９とからなる接合形MOS FETを設け、
このFETによる空乏層４０の拡がりによりｐ−
ウエル領域２２への電圧供給制御を行なつてもよ
い。 〔発明の効果〕 以上詳述した如く、本発明によれば入力保護回
路を設けずにサージ電圧によるゲート破壊を防止
できると共に、微細パターンの加工が容易で、Ａ
配線などの段切れを防止でき、更にセル領域の
面積を大巾に縮小した高信頼性、高集積度のダイ
ナミツクRAM等の半導体記憶装置を提供でき
る。
第１図は従来の二層電極構造のダイナミツク
RAMのメモリセルを示す断面図、第２図Ａは本
発明の一実施例を示すダイナミツクRAMのメモ
リセルの平面図、同図Ｂは同図ＡのＢ−Ｂ線に沿
う断面図、同図Ｃは同図ＡのＣ−Ｃ線に沿う断面
図、第３図は第２図Ａ〜Ｃのメモリセルの等価回
路図、第４図，第５図は夫々本発明の他の実施例
を示すダイナミツクRAMのメモリセルの要部断
面図である。 ２１……ｎ型シリコン基板、２２，２２′……
ｐ−ウエル領域、２３ａ，２３ｂ……埋込み素子
分離領域、２４11〜２４13，２４21〜２４23……
セル領域、２５1〜２５3，２６1，２６3……島状
領域、２７，３７，３７′……酸化膜、２８……
n+型拡散層、２９……n-型拡散層、３０……電
極、３１1〜３１3，３９……ゲート電極、３５…
…Ａ配線（ビツトライン）、３６11 〜３６13 ，
３６21〜３６23 ……メモリセル、３８……n+型接
合領域、Tr1……MOSトランスフアートランジ
スタ、Tr2……MOSトランジスタ、Ｃ……キヤ
パシタ、BL……ビツトライン、WL……ワード
ライン。
RAMのメモリセルを示す断面図、第２図Ａは本
発明の一実施例を示すダイナミツクRAMのメモ
リセルの平面図、同図Ｂは同図ＡのＢ−Ｂ線に沿
う断面図、同図Ｃは同図ＡのＣ−Ｃ線に沿う断面
図、第３図は第２図Ａ〜Ｃのメモリセルの等価回
路図、第４図，第５図は夫々本発明の他の実施例
を示すダイナミツクRAMのメモリセルの要部断
面図である。 ２１……ｎ型シリコン基板、２２，２２′……
ｐ−ウエル領域、２３ａ，２３ｂ……埋込み素子
分離領域、２４11〜２４13，２４21〜２４23……
セル領域、２５1〜２５3，２６1，２６3……島状
領域、２７，３７，３７′……酸化膜、２８……
n+型拡散層、２９……n-型拡散層、３０……電
極、３１1〜３１3，３９……ゲート電極、３５…
…Ａ配線（ビツトライン）、３６11 〜３６13 ，
３６21〜３６23 ……メモリセル、３８……n+型接
合領域、Tr1……MOSトランスフアートランジ
スタ、Tr2……MOSトランジスタ、Ｃ……キヤ
パシタ、BL……ビツトライン、WL……ワード
ライン。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体の主面に選択的に設
けられた第２導電型の半導体領域と、この半導体
領域に設けられた素子分離領域と、この素子分離
領域で分離された島状のセル領域の表面上に形成
された薄い絶縁膜と、この薄い絶縁膜上に少なく
とも設けられたキヤパシタ電極とトランスフアー
ゲートを兼ねる電極と、前記セル領域の表面に設
けられた高濃度の第１導電型の不純物層と、この
不純物層に対して所望長さ離間した前記セル領域
表面の大部分に設けられた低濃度の第１導電型の
不純物層と、前記半導体領域の電位を変化させて
前記各不純物層、絶縁膜及び電極により形成され
たMOSトランスフアートランジスタのスイツチ
ングを制御する制御手段とを具備したことを特徴
とする半導体記憶装置。 ２ 島状のセル領域が行方向及び列方向に配列さ
れていると共に、行方向又は列方向に共通に接続
され、行方向又は列方向に延びる半導体領域の電
位を変化させることによつて行方向又は列方向の
セル領域を選択することを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149058A JPS6041255A (ja) | 1983-08-15 | 1983-08-15 | 半導体記憶装置 |
| US06/630,830 US4872042A (en) | 1983-07-20 | 1984-07-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149058A JPS6041255A (ja) | 1983-08-15 | 1983-08-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041255A JPS6041255A (ja) | 1985-03-04 |
| JPH0427708B2 true JPH0427708B2 (ja) | 1992-05-12 |
Family
ID=15466745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149058A Granted JPS6041255A (ja) | 1983-07-20 | 1983-08-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041255A (ja) |
-
1983
- 1983-08-15 JP JP58149058A patent/JPS6041255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041255A (ja) | 1985-03-04 |
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