JPH04278295A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04278295A JPH04278295A JP3040422A JP4042291A JPH04278295A JP H04278295 A JPH04278295 A JP H04278295A JP 3040422 A JP3040422 A JP 3040422A JP 4042291 A JP4042291 A JP 4042291A JP H04278295 A JPH04278295 A JP H04278295A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims description 17
- 230000002779 inactivation Effects 0.000 claims description 10
- 230000035945 sensitivity Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000013459 approach Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に対をなすディジット線間の差電位を所定のタイミング
で増幅するフリップフロップ型のセンス増幅回路を備え
た半導体メモリに関する。
に対をなすディジット線間の差電位を所定のタイミング
で増幅するフリップフロップ型のセンス増幅回路を備え
た半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは、一例と
して図５に示すように、第１のフリップフロップ回路を
形成するＮ型の第１及び第２のトランジスタＱ１１，Ｑ
１２と第２のフリップフロップ回路を形成するＰ型の第
１及び第２のトランジスタＱ２１，Ｑ２２とを備え、こ
れらトランジスタのソース間に供給される駆動制御信号
ＳＡＮ，ＳＡＰが非活性化レベルから活性化レベルへと
変化すると活性化し、対をなすディジット線ＤＬ１，Ｄ
Ｌ２間の差電位を増幅するセンス増幅回路１ｂと、Ｐ型
及びＮ型のトランジスタＱ１，Ｑ２を備え、制御信号Ｓ
Ｅ１，ＳＥ２が非活性化レベルから活性化レベルへと変
化すると、第１の電源電位Ｖｓｓ（接地電位）と第２の
電源電位Ｖｄｄとの間の中間電位の非活性レベルから第
１及び第２の電源電位Ｖｓｓ，Ｖｄｄの活性化レベルへ
とそれぞれ変化する駆動制御信号ＳＡＮ，ＳＡＰを発生
する駆動制御回路２とを有する構成となっていた。
して図５に示すように、第１のフリップフロップ回路を
形成するＮ型の第１及び第２のトランジスタＱ１１，Ｑ
１２と第２のフリップフロップ回路を形成するＰ型の第
１及び第２のトランジスタＱ２１，Ｑ２２とを備え、こ
れらトランジスタのソース間に供給される駆動制御信号
ＳＡＮ，ＳＡＰが非活性化レベルから活性化レベルへと
変化すると活性化し、対をなすディジット線ＤＬ１，Ｄ
Ｌ２間の差電位を増幅するセンス増幅回路１ｂと、Ｐ型
及びＮ型のトランジスタＱ１，Ｑ２を備え、制御信号Ｓ
Ｅ１，ＳＥ２が非活性化レベルから活性化レベルへと変
化すると、第１の電源電位Ｖｓｓ（接地電位）と第２の
電源電位Ｖｄｄとの間の中間電位の非活性レベルから第
１及び第２の電源電位Ｖｓｓ，Ｖｄｄの活性化レベルへ
とそれぞれ変化する駆動制御信号ＳＡＮ，ＳＡＰを発生
する駆動制御回路２とを有する構成となっていた。
【０００３】また、Ｎ型の第１及び第２のトランジスタ
Ｑ１１，Ｑ１２のウェル（バックゲート）には第１の電
源電位Ｖｓｓが印加され、Ｐ型の第１及び第２のトラン
ジスタＱ２１，Ｑ２２のウェル（バックゲート）には第
２の電源電位Ｖｄｄが印加されていた。
Ｑ１１，Ｑ１２のウェル（バックゲート）には第１の電
源電位Ｖｓｓが印加され、Ｐ型の第１及び第２のトラン
ジスタＱ２１，Ｑ２２のウェル（バックゲート）には第
２の電源電位Ｖｄｄが印加されていた。
【０００４】メモリセルからのデータが読出されてディ
ジット線ＤＬ１，ＤＬ２間に微小差電位の信号が現れた
後、駆動制御信号ＳＡＮ，ＳＡＰは活性化レベルの電源
電位Ｖｓｓ，Ｖｄｄへと変化し、センス増幅回路１ｂは
活性化する。
ジット線ＤＬ１，ＤＬ２間に微小差電位の信号が現れた
後、駆動制御信号ＳＡＮ，ＳＡＰは活性化レベルの電源
電位Ｖｓｓ，Ｖｄｄへと変化し、センス増幅回路１ｂは
活性化する。
【０００５】このとき、Ｎ型のトランジスタＱ１１，Ｑ
１２に注目した場合、これらトランジスタＱ１１，Ｑ１
２の閾値電圧ＶｔをそれぞれＶｔ（Ｑ１１），Ｖｔ（Ｑ
１２）とすると閾値電圧Ｖｔのばらつきによるセンス感
度の劣化は、｜Ｖｔ（Ｑ１２）−Ｖｔ（Ｑ１２）｜と対
応する。同様に、Ｐ型のトランジスタＱ２１，Ｑ２２の
閾値電圧Ｖｔのばらつきによる感度の劣化は｜Ｖｔ（Ｑ
２１）−Ｖｔ（Ｑ２２）｜と対応する。
１２に注目した場合、これらトランジスタＱ１１，Ｑ１
２の閾値電圧ＶｔをそれぞれＶｔ（Ｑ１１），Ｖｔ（Ｑ
１２）とすると閾値電圧Ｖｔのばらつきによるセンス感
度の劣化は、｜Ｖｔ（Ｑ１２）−Ｖｔ（Ｑ１２）｜と対
応する。同様に、Ｐ型のトランジスタＱ２１，Ｑ２２の
閾値電圧Ｖｔのばらつきによる感度の劣化は｜Ｖｔ（Ｑ
２１）−Ｖｔ（Ｑ２２）｜と対応する。
【０００６】一方、集積化が進むにつれディジット線の
ピッチが小さくなり、その結果フリップフロップを構成
するトランジスタのゲート長は極めて短くなり、ショー
トチャネル効果による閾値電圧Ｖｔの低下が著しくなる
。
ピッチが小さくなり、その結果フリップフロップを構成
するトランジスタのゲート長は極めて短くなり、ショー
トチャネル効果による閾値電圧Ｖｔの低下が著しくなる
。
【０００７】一般的なトランジスタの閾値電圧Ｖｔの絶
対値とゲート長の関係を図６に示す。ゲート長が短くな
るとゲート長に対する閾値電圧Ｖｔの傾きが大きくなる
ため、ゲート長のばらつきに対する閾値電圧Ｖｔのばら
つきが増加して｜Ｖｔ（Ｑ１１）−Ｖｔ（Ｑ１２）｜，
｜Ｖｔ（Ｑ２１）−Ｖｔ（Ｑ２２）｜の値が大きくなり
、センス感度が悪化することになる。
対値とゲート長の関係を図６に示す。ゲート長が短くな
るとゲート長に対する閾値電圧Ｖｔの傾きが大きくなる
ため、ゲート長のばらつきに対する閾値電圧Ｖｔのばら
つきが増加して｜Ｖｔ（Ｑ１１）−Ｖｔ（Ｑ１２）｜，
｜Ｖｔ（Ｑ２１）−Ｖｔ（Ｑ２２）｜の値が大きくなり
、センス感度が悪化することになる。
【０００８】また、ショートチャネル効果は、Ｐ型のト
ランジスタではウェルの電位が高いほど、Ｎ型のトラン
ジスタではウェルの電位が低いほど著るしくなるので、
できるだけウェルとソースとの電位差が小さい方が望ま
しいが、センス増幅回路１ｂの各トランジスタＱ１１，
Ｑ１２，Ｑ２１，Ｑ２２のソース電位はセンス期間中に
変化するため、各トランジスタのＰＮ接合に順方向電流
を流さないためには、Ｐ型のトランジスタＱ２１，Ｑ２
２のウェルの電位を、共通ソースに印加される最も高い
電位、すなわち電源電位Ｖｄｄに固定し、Ｎ型のトラン
ジスタＱ２１，Ｑ２２のウェルの電位を共通ソースに印
加される最も低い電位、すなわち電源電位Ｖｓｓに固定
するのが最もセンス感度の良くなるウェルの電位の設定
方法であった。
ランジスタではウェルの電位が高いほど、Ｎ型のトラン
ジスタではウェルの電位が低いほど著るしくなるので、
できるだけウェルとソースとの電位差が小さい方が望ま
しいが、センス増幅回路１ｂの各トランジスタＱ１１，
Ｑ１２，Ｑ２１，Ｑ２２のソース電位はセンス期間中に
変化するため、各トランジスタのＰＮ接合に順方向電流
を流さないためには、Ｐ型のトランジスタＱ２１，Ｑ２
２のウェルの電位を、共通ソースに印加される最も高い
電位、すなわち電源電位Ｖｄｄに固定し、Ｎ型のトラン
ジスタＱ２１，Ｑ２２のウェルの電位を共通ソースに印
加される最も低い電位、すなわち電源電位Ｖｓｓに固定
するのが最もセンス感度の良くなるウェルの電位の設定
方法であった。
【０００９】例えば、プリチャージ電位を２．５Ｖにし
て、駆動制御信号ＳＡＰを非活性化レベルの２．５Ｖか
ら５Ｖまで、駆動制御信号ＳＡＮを非活性化レベルの２
．５Ｖから０Ｖまで変化させるものとすると、トランジ
スタＱ１１，Ｑ１２のウェルの電位は０Ｖ、トランジス
タＱ２１，Ｑ２２のウェルの電位は５Ｖに設定しなけれ
ばならない。今、トランジスタの閾値電圧を全て０．７
Ｖとすると、センス増幅回路１ｂの動作開始点における
共通ソースはＰ型のトランジスタＱ２１，Ｑ２２で（２
．５＋０．７）Ｖ、すなわち３．２Ｖ、Ｎ型のトランジ
スタＱ１１，Ｑ１２で（２．５−０．７）Ｖ、すなわち
１．８Ｖとなり、いずれも、ソースとウェルとの電位差
は１．８Ｖとなっており、これ以下にすることはできな
かった。
て、駆動制御信号ＳＡＰを非活性化レベルの２．５Ｖか
ら５Ｖまで、駆動制御信号ＳＡＮを非活性化レベルの２
．５Ｖから０Ｖまで変化させるものとすると、トランジ
スタＱ１１，Ｑ１２のウェルの電位は０Ｖ、トランジス
タＱ２１，Ｑ２２のウェルの電位は５Ｖに設定しなけれ
ばならない。今、トランジスタの閾値電圧を全て０．７
Ｖとすると、センス増幅回路１ｂの動作開始点における
共通ソースはＰ型のトランジスタＱ２１，Ｑ２２で（２
．５＋０．７）Ｖ、すなわち３．２Ｖ、Ｎ型のトランジ
スタＱ１１，Ｑ１２で（２．５−０．７）Ｖ、すなわち
１．８Ｖとなり、いずれも、ソースとウェルとの電位差
は１．８Ｖとなっており、これ以下にすることはできな
かった。
【００１０】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、センス増幅回路１ｂを構成するトランジスタＱ
１１，Ｑ１２，Ｑ２１，Ｑ２２のウェルが、Ｐ型のトラ
ンジスタでは電源電位Ｖｄｄに、Ｎ型のトランジスタで
は電源電位Ｖｓｓに固定されているため、ウェルとソー
スとの電位の差を一定の値以下に小さくすることができ
ず、ショートチャネル効果が強い動作点で各トランジス
タを使わなければならず、センス感度のばらつきが大き
くなり、センス感度を向上させることが困難であるとい
う問題点があった。
リでは、センス増幅回路１ｂを構成するトランジスタＱ
１１，Ｑ１２，Ｑ２１，Ｑ２２のウェルが、Ｐ型のトラ
ンジスタでは電源電位Ｖｄｄに、Ｎ型のトランジスタで
は電源電位Ｖｓｓに固定されているため、ウェルとソー
スとの電位の差を一定の値以下に小さくすることができ
ず、ショートチャネル効果が強い動作点で各トランジス
タを使わなければならず、センス感度のばらつきが大き
くなり、センス感度を向上させることが困難であるとい
う問題点があった。
【００１１】
【課題を解決するための手段】本発明の半導体メモリは
、第１及び第２のトランジスタを備え駆動制御信号が活
性化レベルになると活性化して第１及び第２のディジッ
ト線間の差電位を増幅するフリップ・フロップ型のセン
ス増幅回路と、制御信号が活性化レベルになると非活性
化レベルから活性化レベルへと変化する前記駆動制御信
号を発生する駆動制御回路と、前記第１及び第２のトラ
ンジスタのウェルに、前記駆動制御信号が非活性化レベ
ルから活性化レベルへと変化すると前記駆動制御信号の
非活性化レベルと活性化レベルとの間の第１のレベルか
ら前記駆動制御信号の活性化レベルへと変化するウェル
電位を印加するウェル電位制御回路とを有している。
、第１及び第２のトランジスタを備え駆動制御信号が活
性化レベルになると活性化して第１及び第２のディジッ
ト線間の差電位を増幅するフリップ・フロップ型のセン
ス増幅回路と、制御信号が活性化レベルになると非活性
化レベルから活性化レベルへと変化する前記駆動制御信
号を発生する駆動制御回路と、前記第１及び第２のトラ
ンジスタのウェルに、前記駆動制御信号が非活性化レベ
ルから活性化レベルへと変化すると前記駆動制御信号の
非活性化レベルと活性化レベルとの間の第１のレベルか
ら前記駆動制御信号の活性化レベルへと変化するウェル
電位を印加するウェル電位制御回路とを有している。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例が図５に示された従来の半導体
メモリと相違する点は、差動増幅器３１とＮ型とトラン
ジスタＱ３，Ｑ４とインバータＩＶとを備え、駆動制御
信号ＳＡＮが、電源電位Ｖｓｓ，Ｖｄｄ間の中間電位（
Ｖｍ）からこの中間電位（Ｖｍ）と電源電位Ｖｓｓとの
間の第１の電位Ｖ１までの間にあるときは第１の電位Ｖ
１、第１の電位Ｖ１から電源電位Ｖｓｓまでの間にある
ときは電源電位Ｖｓｓとなるウェル電位Ｖｗをトランジ
スタＱ１１，Ｑ１２のウェルに印加するウェル電位制御
回路３を設けた点にある。
メモリと相違する点は、差動増幅器３１とＮ型とトラン
ジスタＱ３，Ｑ４とインバータＩＶとを備え、駆動制御
信号ＳＡＮが、電源電位Ｖｓｓ，Ｖｄｄ間の中間電位（
Ｖｍ）からこの中間電位（Ｖｍ）と電源電位Ｖｓｓとの
間の第１の電位Ｖ１までの間にあるときは第１の電位Ｖ
１、第１の電位Ｖ１から電源電位Ｖｓｓまでの間にある
ときは電源電位Ｖｓｓとなるウェル電位Ｖｗをトランジ
スタＱ１１，Ｑ１２のウェルに印加するウェル電位制御
回路３を設けた点にある。
【００１５】次に、この実施例の動作について説明する
。
。
【００１６】図２はこの実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【００１７】制御信号ＳＥ１，ＳＥ２がそれぞれ電源電
位Ｖｄｄ（５Ｖ），Ｖｓｓ（０Ｖ）の非活性化レベルの
とき、駆動制御信号ＳＡＮ，ＳＡＰは中間電位Ｖｍ（２
．５Ｖ）になっており、センス増幅回路１は非活性状態
に、ディジット線ＤＬ１，ＤＬ２は中間電位Ｖｍにプリ
チャージされている。
位Ｖｄｄ（５Ｖ），Ｖｓｓ（０Ｖ）の非活性化レベルの
とき、駆動制御信号ＳＡＮ，ＳＡＰは中間電位Ｖｍ（２
．５Ｖ）になっており、センス増幅回路１は非活性状態
に、ディジット線ＤＬ１，ＤＬ２は中間電位Ｖｍにプリ
チャージされている。
【００１８】差動増幅器３１の反転入力端（−）には電
位Ｖ１（１．５Ｖ）が供給されており、非反転入力端（
＋）には駆動制御信号ＳＡＮが供給されている。
位Ｖ１（１．５Ｖ）が供給されており、非反転入力端（
＋）には駆動制御信号ＳＡＮが供給されている。
【００１９】駆動制御信号ＳＡＮの電位が電位Ｖ１より
も高い電位にある時は、差動増幅器３１の出力端には高
電位が出力され、トランジスタＱ３はオン、トランジス
タＱ４はオフとなり、ウェル電位Ｖｗは電位Ｖ１と等し
くなっている。
も高い電位にある時は、差動増幅器３１の出力端には高
電位が出力され、トランジスタＱ３はオン、トランジス
タＱ４はオフとなり、ウェル電位Ｖｗは電位Ｖ１と等し
くなっている。
【００２０】制御信号ＳＥ１，ＳＥ２がそれぞれ電源電
位Ｖｓｓ，Ｖｄｄの活性化レベルになると、駆動制御信
号ＳＡＮは電源電位Ｖｓｓに近づき、駆動制御信号ＳＡ
Ｐは電源電位Ｖｄｄに近づく。すなわち、センス増幅回
路１の動作開始当初（活性化初期）ではＮ型トランジス
タＱ１１，Ｑ１２のウェル電位ＶｗはＶ１（１．５Ｖ）
となり、接地電位よりも高い電位に設定される。
位Ｖｓｓ，Ｖｄｄの活性化レベルになると、駆動制御信
号ＳＡＮは電源電位Ｖｓｓに近づき、駆動制御信号ＳＡ
Ｐは電源電位Ｖｄｄに近づく。すなわち、センス増幅回
路１の動作開始当初（活性化初期）ではＮ型トランジス
タＱ１１，Ｑ１２のウェル電位ＶｗはＶ１（１．５Ｖ）
となり、接地電位よりも高い電位に設定される。
【００２１】センス動作が進み、駆動制御信号ＳＡＮが
電位Ｖ１より低い電位になると、トランジスタＱ３がオ
フ、トランジスタＱ４がオンになり、ウェル電位Ｖｗは
電源電位Ｖｓｓ、すなわち接地電位となる。
電位Ｖ１より低い電位になると、トランジスタＱ３がオ
フ、トランジスタＱ４がオンになり、ウェル電位Ｖｗは
電源電位Ｖｓｓ、すなわち接地電位となる。
【００２２】従って、トランジスタＱ１１，Ｑ１２のソ
ースとウェルとの電位差が小さくなり、ショートチャネ
ル効果が緩和され、ゲート長の短かい場合でも閾値電圧
のばらつきを少なくすることができる。
ースとウェルとの電位差が小さくなり、ショートチャネ
ル効果が緩和され、ゲート長の短かい場合でも閾値電圧
のばらつきを少なくすることができる。
【００２３】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２４】この実施例は、Ｐ型のトランジスタＱ２１
，Ｑ２２のウェルの電位を制御するようにしたものであ
る。
，Ｑ２２のウェルの電位を制御するようにしたものであ
る。
【００２５】この実施例のウェル電位制御回路３ａは、
反転入力端（−）に駆動制御信号ＳＡＰを入力し非反転
入力端（＋）に電源電位Ｖｄｄ（５Ｖ）と中間電位Ｖｗ
（２．５Ｖ）との間の電位Ｖ２（３．５Ｖ）を入力する
差動増幅器３１と、この差動増幅器３１の出力を反転す
るインバータＩＶと、ゲートに差動増幅器３１の出力を
入力しソースに電位Ｖ２が供給されドレインからウェル
電位Ｖｗａを出力するＰ型のトランジスタＱ５と、ゲー
トにインバータＩＶの出力を入力しソースをトランジス
タＱ５のドレインと接続しドレインに駆動制御信号ＳＡ
Ｐを入力するＰ型のトランジスタＱ６とを備えた構成と
なっている。
反転入力端（−）に駆動制御信号ＳＡＰを入力し非反転
入力端（＋）に電源電位Ｖｄｄ（５Ｖ）と中間電位Ｖｗ
（２．５Ｖ）との間の電位Ｖ２（３．５Ｖ）を入力する
差動増幅器３１と、この差動増幅器３１の出力を反転す
るインバータＩＶと、ゲートに差動増幅器３１の出力を
入力しソースに電位Ｖ２が供給されドレインからウェル
電位Ｖｗａを出力するＰ型のトランジスタＱ５と、ゲー
トにインバータＩＶの出力を入力しソースをトランジス
タＱ５のドレインと接続しドレインに駆動制御信号ＳＡ
Ｐを入力するＰ型のトランジスタＱ６とを備えた構成と
なっている。
【００２６】図４はこの実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【００２７】この実施例の基本的な動作及び効果は第１
の実施例と同様であるので省略する。
の実施例と同様であるので省略する。
【００２８】なお、これら実施例においては、Ｎ型のト
ランジスタ又はＰ型のトランジスタの何れか一方のトラ
ンジスタのウェルの電位を制御し、他方は固定とした例
を示したが、Ｎ型，Ｐ型の両方のトランジスタのウェル
の電位を共に制御するようにしてもよい。
ランジスタ又はＰ型のトランジスタの何れか一方のトラ
ンジスタのウェルの電位を制御し、他方は固定とした例
を示したが、Ｎ型，Ｐ型の両方のトランジスタのウェル
の電位を共に制御するようにしてもよい。
【００２９】
【発明の効果】以上説明したように本発明は、フリップ
フロップ型のセンス増幅回路の第１及び第２のトランジ
スタのウェルの電位を制御するウェル電位制御回路を設
けた構成をすることにより、第１及び第２のトランジス
タのソース・ウェル間の電位差を小さくすることができ
るので、トランジスタのショートチャネル効果を緩和す
ることができ、従ってトランジスタのゲート長が短かく
なっても閾値電圧のばらつきを抑えることができるので
、センス感度のばらつきが少なくなり、センス感度の向
上をはかることができる効果がある。
フロップ型のセンス増幅回路の第１及び第２のトランジ
スタのウェルの電位を制御するウェル電位制御回路を設
けた構成をすることにより、第１及び第２のトランジス
タのソース・ウェル間の電位差を小さくすることができ
るので、トランジスタのショートチャネル効果を緩和す
ることができ、従ってトランジスタのゲート長が短かく
なっても閾値電圧のばらつきを抑えることができるので
、センス感度のばらつきが少なくなり、センス感度の向
上をはかることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図５】従来の半導体メモリの一例を示す回路図である
。
。
【図６】図５に示された半導体メモリの動作を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
１，１ａ，１ｂ センス増幅回路２ 駆動
制御回路 ３，３ａ ウェル電位制御回路 ３１ 差動増幅器 ＤＬ１，ＤＬ２ ディジット線 ＩＶ インバータ Ｑ１〜Ｑ５，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２
トランジスタ
制御回路 ３，３ａ ウェル電位制御回路 ３１ 差動増幅器 ＤＬ１，ＤＬ２ ディジット線 ＩＶ インバータ Ｑ１〜Ｑ５，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２
トランジスタ
Claims (2)
- 【請求項１】 第１及び第２のトランジスタを備え駆
動制御信号が活性化レベルになると活性化して第１及び
第２のディジット線間の差電位を増幅するフリップ・フ
ロップ型のセンス増幅回路と、制御信号が活性化レベル
になると非活性化レベルから活性化レベルへと変化する
前記駆動制御信号を発生する駆動制御回路と、前記第１
及び第２のトランジスタのウェルに、前記駆動制御信号
が非活性化レベルから活性化レベルへと変化すると前記
駆動制御信号の非活性化レベルと活性化レベルとの間の
第１のレベルから前記駆動制御信号の活性化レベルへと
変化するウェル電位を印加するウェル電位制御回路とを
有することを特徴とする半導体メモリ。 - 【請求項２】 ウェル電位制御回路が、駆動制御信号
のレベルによってウェル電位のレベルを制御する回路で
ある請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040422A JPH04278295A (ja) | 1991-03-07 | 1991-03-07 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040422A JPH04278295A (ja) | 1991-03-07 | 1991-03-07 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278295A true JPH04278295A (ja) | 1992-10-02 |
Family
ID=12580222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040422A Pending JPH04278295A (ja) | 1991-03-07 | 1991-03-07 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278295A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
| JP2006054040A (ja) * | 2004-08-02 | 2006-02-23 | Samsung Electronics Co Ltd | センス増幅器及び半導体メモリ装置 |
| JP2006173640A (ja) * | 1993-12-03 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
-
1991
- 1991-03-07 JP JP3040422A patent/JPH04278295A/ja active Pending
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